SPRS866G November   2012  – October 2017 66AK2H06 , 66AK2H12 , 66AK2H14

PRODUCTION DATA.  

  1. 1 Device Overview
    1. 1.1 Features
    2. 1.2 Applications
    3. 1.3 Description
      1. 1.3.1 Enhancements in KeyStone II
    4. 1.4 Functional Block Diagram
  2. 2 Revision History
  3. 3 Device Comparison
    1. 3.1 Related Products
  4. 4 Terminal Configuration and Functions
    1. 4.1 Package Terminals
    2. 4.2 Pin Map
    3. 4.3 Terminal Functions
    4. 4.4 Pullup/Pulldown Resistors
  5. 5 Specifications
    1. 5.1 Absolute Maximum Ratings
    2. 5.2 ESD Ratings
    3. 5.3 Recommended Operating Conditions
    4. 5.4 Power Consumption Summary
    5. 5.5 Electrical Characteristics
    6. 5.6 Thermal Resistance Characteristics for PBGA Package [AAW]
    7. 5.7 Power Supply to Peripheral I/O Mapping
  6. 6 C66x CorePac
    1. 6.1 C66x DSP CorePac
    2. 6.2 Memory Architecture
      1. 6.2.1 L1P Memory
      2. 6.2.2 L1D Memory
      3. 6.2.3 L2 Memory
      4. 6.2.4 Multicore Shared Memory SRAM
      5. 6.2.5 L3 Memory
    3. 6.3 Memory Protection
    4. 6.4 Bandwidth Management
    5. 6.5 Power-Down Control
    6. 6.6 C66x CorePac Revision
    7. 6.7 C66x CorePac Register Descriptions
  7. 7 ARM CorePac
    1. 7.1 Features
    2. 7.2 System Integration
    3. 7.3 ARM Cortex-A15 Processor
      1. 7.3.1 Overview
      2. 7.3.2 Features
      3. 7.3.3 ARM Interrupt Controller
      4. 7.3.4 Endianess
    4. 7.4 CFG Connection
    5. 7.5 Main TeraNet Connection
    6. 7.6 Clocking and Reset
      1. 7.6.1 Clocking
      2. 7.6.2 Reset
  8. 8 Memory, Interrupts, and EDMA for 66AK2Hxx
    1. 8.1 Memory Map Summary for 66AK2Hxx
    2. 8.2 Memory Protection Unit (MPU) for 66AK2Hxx
      1. 8.2.1 MPU Registers
        1. 8.2.1.1 MPU Register Map
        2. 8.2.1.2 Device-Specific MPU Registers
          1. 8.2.1.2.1 Configuration Register (CONFIG)
      2. 8.2.2 MPU Programmable Range Registers
        1. 8.2.2.1 Programmable Range n Start Address Register (PROGn_MPSAR)
        2. 8.2.2.2 Programmable Range n - End Address Register (PROGn_MPEAR)
        3. 8.2.2.3 Programmable Range n Memory Protection Page Attribute Register (PROGn_MPPAR)
    3. 8.3 Interrupts for 66AK2Hxx
      1. 8.3.1 Interrupt Sources and Interrupt Controller
      2. 8.3.2 CIC Registers
        1. 8.3.2.1 CIC0 Register Map
        2. 8.3.2.2 CIC1 Register Map
        3. 8.3.2.3 CIC2 Register Map
      3. 8.3.3 Inter-Processor Register Map
      4. 8.3.4 NMI and LRESET
    4. 8.4 Enhanced Direct Memory Access (EDMA3) Controller for 66AK2Hxx
      1. 8.4.1 EDMA3 Device-Specific Information
      2. 8.4.2 EDMA3 Channel Controller Configuration
      3. 8.4.3 EDMA3 Transfer Controller Configuration
      4. 8.4.4 EDMA3 Channel Synchronization Events
  9. 9 System Interconnect
    1. 9.1 Internal Buses and Switch Fabrics
    2. 9.2 Switch Fabric Connections Matrix - Data Space
    3. 9.3 TeraNet Switch Fabric Connections Matrix - Configuration Space
    4. 9.4 Bus Priorities
  10. 10Device Boot and Configuration
    1. 10.1 Device Boot
      1. 10.1.1 Boot Sequence
      2. 10.1.2 Boot Modes Supported
        1. 10.1.2.1 Boot Device Field
        2. 10.1.2.2 Device Configuration Field
          1. 10.1.2.2.1 Sleep Boot Mode Configuration
          2. 10.1.2.2.2 I2C Boot Device Configuration
            1. 10.1.2.2.2.1 I2C Passive Mode
            2. 10.1.2.2.2.2 I2C Master Mode
          3. 10.1.2.2.3 SPI Boot Device Configuration
          4. 10.1.2.2.4 EMIF Boot Device Configuration
          5. 10.1.2.2.5 NAND Boot Device Configuration
        3. 10.1.2.3 Serial Rapid I/O Boot Device Configuration
        4. 10.1.2.4 Ethernet (SGMII) Boot Device Configuration
          1. 10.1.2.4.1 PCIe Boot Device Configuration
          2. 10.1.2.4.2 HyperLink Boot Device Configuration
          3. 10.1.2.4.3 UART Boot Device Configuration
        5. 10.1.2.5 Boot Parameter Table
          1. 10.1.2.5.1  EMIF16 Boot Parameter Table
          2. 10.1.2.5.2  SRIO Boot Parameter Table
          3. 10.1.2.5.3  Ethernet Boot Parameter Table
          4. 10.1.2.5.4  PCIe Boot Parameter Table
          5. 10.1.2.5.5  I2C Boot Parameter Table
          6. 10.1.2.5.6  SPI Boot Parameter Table
          7. 10.1.2.5.7  HyperLink Boot Parameter Table
          8. 10.1.2.5.8  UART Boot Parameter Table
          9. 10.1.2.5.9  NAND Boot Parameter Table
          10. 10.1.2.5.10 DDR3 Configuration Table
        6. 10.1.2.6 Second-Level Bootloaders
      3. 10.1.3 SoC Security
      4. 10.1.4 System PLL Settings
        1. 10.1.4.1 ARM CorePac System PLL Settings
    2. 10.2 Device Configuration
      1. 10.2.1 Device Configuration at Device Reset
      2. 10.2.2 Peripheral Selection After Device Reset
      3. 10.2.3 Device State Control Registers
        1. 10.2.3.1  Device Status (DEVSTAT) Register
        2. 10.2.3.2  Device Configuration Register
        3. 10.2.3.3  JTAG ID (JTAGID) Register Description
        4. 10.2.3.4  Kicker Mechanism (KICK0 and KICK1) Register
        5. 10.2.3.5  DSP Boot Address Register (DSP_BOOT_ADDRn)
        6. 10.2.3.6  LRESETNMI PIN Status (LRSTNMIPINSTAT) Register
        7. 10.2.3.7  LRESETNMI PIN Status Clear (LRSTNMIPINSTAT_CLR) Register
        8. 10.2.3.8  Reset Status (RESET_STAT) Register
        9. 10.2.3.9  Reset Status Clear (RESET_STAT_CLR) Register
        10. 10.2.3.10 Boot Complete (BOOTCOMPLETE) Register
        11. 10.2.3.11 Power State Control (PWRSTATECTL) Register
        12. 10.2.3.12 NMI Event Generation to C66x CorePac (NMIGRx) Register
        13. 10.2.3.13 IPC Generation (IPCGRx) Registers
        14. 10.2.3.14 IPC Acknowledgment (IPCARx) Registers
        15. 10.2.3.15 IPC Generation Host (IPCGRH) Register
        16. 10.2.3.16 IPC Acknowledgment Host (IPCARH) Register
        17. 10.2.3.17 Timer Input Selection Register (TINPSEL)
        18. 10.2.3.18 Timer Output Selection Register (TOUTPSEL)
        19. 10.2.3.19 Reset Mux (RSTMUXx) Register
        20. 10.2.3.20 Device Speed (DEVSPEED) Register
        21. 10.2.3.21 ARM Endian Configuration Register 0 (ARMENDIAN_CFGr_0), r=0..7
        22. 10.2.3.22 ARM Endian Configuration Register 1 (ARMENDIAN_CFGr_1), r=0..7
        23. 10.2.3.23 ARM Endian Configuration Register 2 (ARMENDIAN_CFGr_2), r=0..7
        24. 10.2.3.24 Chip Miscellaneous Control (CHIP_MISC_CTL0) Register
        25. 10.2.3.25 Chip Miscellaneous Control (CHIP_MISC_CTL1) Register
        26. 10.2.3.26 System Endian Status Register (SYSENDSTAT)
        27. 10.2.3.27 SYNECLK_PINCTL Register
        28. 10.2.3.28 USB PHY Control (USB_PHY_CTLx) Registers
  11. 1166AK2Hxx Peripheral Information
    1. 11.1  Recommended Clock and Control Signal Transition Behavior
    2. 11.2  Power Supplies
      1. 11.2.1 Power-Up Sequencing
        1. 11.2.1.1 Core-Before-IO Power Sequencing
        2. 11.2.1.2 IO-Before-Core Power Sequencing
        3. 11.2.1.3 Prolonged Resets
        4. 11.2.1.4 Clocking During Power Sequencing
      2. 11.2.2 Power-Down Sequence
      3. 11.2.3 Power Supply Decoupling and Bulk Capacitor
      4. 11.2.4 SmartReflex
    3. 11.3  Power Sleep Controller (PSC)
      1. 11.3.1 Power Domains
      2. 11.3.2 Clock Domains
      3. 11.3.3 PSC Register Memory Map
    4. 11.4  Reset Controller
      1. 11.4.1 Power-on Reset
      2. 11.4.2 Hard Reset
      3. 11.4.3 Soft Reset
      4. 11.4.4 Local Reset
      5. 11.4.5 ARM CorePac Reset
      6. 11.4.6 Reset Priority
      7. 11.4.7 Reset Controller Register
      8. 11.4.8 Reset Electrical Data and Timing
    5. 11.5  Main PLL, ARM PLL, DDR3A PLL, DDR3B PLL, PASS PLL and the PLL Controllers
      1. 11.5.1 Main PLL Controller Device-Specific Information
        1. 11.5.1.1 Internal Clocks and Maximum Operating Frequencies
        2. 11.5.1.2 Local Clock Dividers
        3. 11.5.1.3 Module Clock Input
        4. 11.5.1.4 Main PLL Controller Operating Modes
        5. 11.5.1.5 Main PLL Stabilization, Lock, and Reset Times
      2. 11.5.2 PLL Controller Memory Map
        1. 11.5.2.1 PLL Secondary Control Register (SECCTL)
        2. 11.5.2.2 PLL Controller Divider Register (PLLDIV3 and PLLDIV4)
        3. 11.5.2.3 PLL Controller Clock Align Control Register (ALNCTL)
        4. 11.5.2.4 PLLDIV Divider Ratio Change Status Register (DCHANGE)
        5. 11.5.2.5 SYSCLK Status Register (SYSTAT)
        6. 11.5.2.6 Reset Type Status Register (RSTYPE)
        7. 11.5.2.7 Reset Control Register (RSTCTRL)
        8. 11.5.2.8 Reset Configuration Register (RSTCFG)
        9. 11.5.2.9 Reset Isolation Register (RSISO)
      3. 11.5.3 Main PLL Control Registers
      4. 11.5.4 ARM PLL Control Registers
      5. 11.5.5 Main PLL Controller, ARM, SRIO, HyperLink, PCIe, USB Clock Input Electrical Data and Timing
    6. 11.6  DDR3A PLL and DDR3B PLL
      1. 11.6.1 DDR3A PLL and DDR3B PLL Control Registers
      2. 11.6.2 DDR3A PLL and DDR3B PLL Device-Specific Information
      3. 11.6.3 DDR3 PLL Input Clock Electrical Data and Timing
    7. 11.7  PASS PLL
      1. 11.7.1 PASS PLL Local Clock Dividers
      2. 11.7.2 PASS PLL Control Registers
      3. 11.7.3 PASS PLL Device-Specific Information
      4. 11.7.4 PASS PLL Input Clock Electrical Data and Timing
    8. 11.8  External Interrupts
      1. 11.8.1 External Interrupts Electrical Data and Timing
    9. 11.9  DDR3A and DDR3B Memory Controllers
      1. 11.9.1 DDR3 Memory Controller Device-Specific Information
      2. 11.9.2 DDR3 Slew Rate Control
      3. 11.9.3 DDR3 Memory Controller Electrical Data and Timing
    10. 11.10 I2C Peripheral
      1. 11.10.1 I2C Device-Specific Information
      2. 11.10.2 I2C Peripheral Register Description
      3. 11.10.3 I2C Electrical Data and Timing
    11. 11.11 SPI Peripheral
      1. 11.11.1 SPI Electrical Data and Timing
    12. 11.12 HyperLink Peripheral
    13. 11.13 UART Peripheral
    14. 11.14 PCIe Peripheral
    15. 11.15 Packet Accelerator
    16. 11.16 Security Accelerator
    17. 11.17 Network Coprocessor Gigabit Ethernet (GbE) Switch Subsystem
    18. 11.18 SGMII and XFI Management Data Input/Output (MDIO)
    19. 11.19 Ten-Gigabit Ethernet (10GbE) Switch Subsystem
      1. 11.19.1 10GbE Supported Features
    20. 11.20 Timers
      1. 11.20.1 Timers Device-Specific Information
      2. 11.20.2 Timers Electrical Data and Timing
    21. 11.21 Serial RapidIO (SRIO) Port
      1. 11.21.1 Serial RapidIO Device-Specific Information
    22. 11.22 General-Purpose Input/Output (GPIO)
      1. 11.22.1 GPIO Device-Specific Information
      2. 11.22.2 GPIO Peripheral Register Description
      3. 11.22.3 GPIO Electrical Data and Timing
    23. 11.23 Semaphore2
    24. 11.24 Universal Serial Bus 3.0 (USB 3.0)
    25. 11.25 EMIF16 Peripheral
      1. 11.25.1 EMIF16 Electrical Data and Timing
    26. 11.26 Emulation Features and Capability
      1. 11.26.1 Chip-Level Features
        1. 11.26.1.1 ARM Subsystem Features
        2. 11.26.1.2 DSP Features
      2. 11.26.2 ICEPick Module
        1. 11.26.2.1 ICEPick Dynamic Tap Insertion
    27. 11.27 Debug Port (EMUx)
      1. 11.27.1 Concurrent Use of Debug Port
      2. 11.27.2 Master ID for Hardware and Software Messages
      3. 11.27.3 SoC Cross-Triggering Connection
      4. 11.27.4 Peripherals-Related Debug Requirement
      5. 11.27.5 Advanced Event Triggering (AET)
      6. 11.27.6 Trace
        1. 11.27.6.1 Trace Electrical Data and Timing
      7. 11.27.7 IEEE 1149.1 JTAG
        1. 11.27.7.1 IEEE 1149.1 JTAG Compatibility Statement
        2. 11.27.7.2 JTAG Electrical Data and Timing
  12. 12Device and Documentation Support
    1. 12.1 Device Nomenclature
    2. 12.2 Tools and Software
    3. 12.3 Documentation Support
    4. 12.4 Related Links
    5. 12.5 Community Resources
    6. 12.6 Trademarks
    7. 12.7 Electrostatic Discharge Caution
    8. 12.8 Glossary
  13. 13Mechanical, Packaging, and Orderable Information
    1. 13.1 Packaging Information

Package Options

Refer to the PDF data sheet for device specific package drawings

Mechanical Data (Package|Pins)
  • AAW|1517
Thermal pad, mechanical data (Package|Pins)
Orderable Information

9 System Interconnect

On the KeyStone II devices, the C66x CorePac, the EDMA3 transfer controllers and the system peripherals are interconnected through the TeraNets, which are nonblocking switch fabrics enabling fast and contention-free internal data movement. The TeraNets provide low-latency, concurrent data transfers between master peripherals and slave peripherals. The TeraNets also allow for seamless arbitration between the system masters when accessing system slaves.

The ARM CorePac is connected to the MSMC and the debug subsystem directly, and to other masters via the TeraNets. Through the MSMC, the ARM CorePacs can be interconnected to DDR3A and TeraNet 3_A, which allows the ARM CorePacs to access to the peripheral buses:

  • TeraNet 3P_A for peripheral configuration
  • TeraNet 6P_A for ARM
  • Boot ROM
  • TeraNet 3_C for DDR3B

9.1 Internal Buses and Switch Fabrics

The C66x CorePacs, the ARM CorePacs, the EDMA3 traffic controllers, and the various system peripherals can be classified into two categories: masters and slaves.

  • Masters are capable of initiating read and write transfers in the system and do not rely on the EDMA3 for their data transfers.
  • Slaves on the other hand rely on the masters to perform transfers to and from them.

Examples of masters include the EDMA3 traffic controllers and network coprocessor packet DMA.

Examples of slaves include the SPI, UART, and I2C.

The masters and slaves in the device communicate through the TeraNet (switch fabric). The device contains two types of switch fabric:

  • Data TeraNet is a high-throughput interconnect mainly used to move data across the system
  • Configuration TeraNet is mainly used to access peripheral registers

Some peripherals have both a data bus and a configuration bus interface, while others only have one type of interface. Furthermore, the bus interface width and speed varies from peripheral to peripheral.

Note that the data TeraNet also connects to the configuration TeraNet.

9.2 Switch Fabric Connections Matrix - Data Space

Figure 9-1, Figure 9-2, Figure 9-3, and Figure 9-4 show the connections between masters and slaves through various sections of the TeraNet.

66AK2H14 66AK2H12 66AK2H06 TeraNet_3_A-1_66AK2H.gif Figure 9-1 TeraNet 3_A-1
66AK2H14 66AK2H12 66AK2H06 TeraNet_3_A-2_66AK2H.gif Figure 9-2 TeraNet 3_A-2
66AK2H14 66AK2H12 66AK2H06 TeraNet_3_C_66AK2H.gif Figure 9-3 TeraNet 3_C
66AK2H14 66AK2H12 66AK2H06 TeraNet_C66x_to_SDMA_66AK2H.gif Figure 9-4 TeraNet C66x to SDMA

Table 9-1 lists the master and slave end-point connections.

Intersecting cells may contain one of the following:

  • Y — There is a connection between this master and that slave.
  • - — There is no connection between this master and that slave.
  • n — A numeric value indicates that the path between this master and that slave goes through bridge n.

Table 9-1 Data Space Interconnect

MASTERS SLAVES
AEMIF16 BOOTROM_ARM BOOTROM_C66X COREPAC0_SDMA COREPAC1_SDMA COREPAC2_SDMA COREPAC3_SDMA COREPAC4_SDMA COREPAC5_SDMA COREPAC6_SDMA COREPAC7_SDMA DBG_STM DDR3B HYPERLINK0 HYPERLINK1 MSMC_SES MSMC_SMS PCIE QM SPI(0-2)
10GbE(1) - - - Y Y Y Y Y Y Y Y - 10 - - ses_2 sms_2 Y Y -
CorePac0_CFG - - - - - - - - - - - - - - - - - - - -
CorePac1_CFG - - - - - - - - - - - - - - - - - - - -
CorePac2_CFG - - - - - - - - - - - - - - - - - - - -
CorePac3_CFG - - - - - - - - - - - - - - - - - - - -
CorePac4_CFG - - - - - - - - - - - - - - - - - - - -
CorePac5_CFG - - - - - - - - - - - - - - - - - - - -
CorePac6_CFG - - - - - - - - - - - - - - - - - - - -
CorePac7_CFG - - - - - - - - - - - - - - - - - - - -
CPT_CFG - - - - - - - - - - - Y - - - - - - - -
CPT_DDR3A - - - - - - - - - - - Y - - - - - - - -
CPT_DDR3B - - - - - - - - - - - Y - - - - - - - -
CPT_INTC - - - - - - - - - - - Y - - - - - - - -
CPT_L2_(0-7) - - - - - - - - - - - Y - - - - - - - -
CPT_MSMC(0-7) - - - - - - - - - - - Y - - - - - - - -
CPT_QM_CFG1 - - - - - - - - - - - Y - - - - - - - -
CPT_QM_CFG2 - - - - - - - - - - - Y - - - - - - - -
CPT_QM_M - - - - - - - - - - - Y - - - - - - - -
CPT_SPI_ROM_EMIF16 - - - - - - - - - - - Y - - - - - - - -
CPT_TPCC(0_4)T - - - - - - - - - - - Y - - - - - - - -
CPT_TPCC(1_2_3)T - - - - - - - - - - - Y - - - - - - - -
DBG_DAP Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
EDMA0_CC_TR - - - - - - - - - - - - - - - - - - - -
EDMA0_TC0_RD 2,11 2,11 2,11 Y Y Y Y Y Y Y Y - Y Y Y SES_0 SMS_0 Y Y 2,11
EDMA0_TC0_WR 2,11 - - Y Y Y Y Y Y Y Y - Y Y Y SES_0 SMS_0 Y Y 2,11
EDMA0_TC1_RD 3,11 3,11 3,11 Y Y Y Y Y Y Y Y - Y Y Y SES_1 SMS_1 Y - 3,11
EDMA0_TC1_WR 3,11 - - Y Y Y Y Y Y Y Y - Y Y Y SES_1 SMS_1 Y - 3,11
EDMA1_CC_TR - - - - - - - - - - - - - - - - - - - -
EDMA1_TC0_RD 11 11 11 Y Y Y Y Y Y Y Y - 5 Y Y SES_0 SMS_0 Y Y 11
EDMA1_TC0_WR 11 - - Y Y Y Y Y Y Y Y Y 5 Y Y SES_0 SMS_0 Y Y 11
EDMA1_TC1_RD 11 Y Y Y Y Y Y Y Y Y Y - 6 Y Y SES_1 SMS_1 Y Y 11
EDMA1_TC1_WR 11 - - Y Y Y Y Y Y Y Y - 6 Y Y SES_1 SMS_1 Y Y 11
EDMA1_TC2_RD 11 Y Y Y Y Y Y Y Y Y Y - 7 Y Y SES_1 SMS_1 Y - 11
EDMA1_TC2_WR 11 - - Y Y Y Y Y Y Y Y - 7 Y Y SES_1 SMS_1 Y - 11
EDMA1_TC3_RD 11 Y Y Y Y Y Y Y Y Y Y - 8 Y Y SES_1 SMS_1 Y - 11
EDMA1_TC3_WR 11 - - Y Y Y Y Y Y Y Y Y 8 Y Y SES_1 SMS_1 Y - 11
EDMA2_CC_TR - - - - - - - - - - - - - - - - - - - -
EDMA2_TC0_RD 11 Y Y Y Y Y Y Y Y Y Y - 9 Y Y SES_2 SMS_2 Y Y 11
EDMA2_TC0_WR 11 - - Y Y Y Y Y Y Y Y Y 9 Y Y SES_2 SMS_2 Y Y 11
EDMA2_TC1_RD 11 Y Y Y Y Y Y Y Y Y Y - 10 Y Y SES_2 SMS_2 Y Y 11
EDMA2_TC1_WR 11 - - Y Y Y Y Y Y Y Y - 10 Y Y SES_2 SMS_2 Y Y 11
EDMA2_TC2_RD 11 Y Y Y Y Y Y Y Y Y Y - 5 Y Y SES_0 SMS_0 Y - 11
EDMA2_TC2_WR 11 - - Y Y Y Y Y Y Y Y Y 5 Y Y SES_0 SMS_0 Y - 11
EDMA2_TC3_RD 11 Y Y Y Y Y Y Y Y Y Y - 6 Y Y SES_0 SMS_0 Y - 11
EDMA2_TC3_WR 11 - - Y Y Y Y Y Y Y Y - 6 Y Y SES_0 SMS_0 Y - 11
EDMA3_CC_TR - - - - - - - - - - - - - - - - - - - -
EDMA3_TC0_RD 11 Y Y Y Y Y Y Y Y Y Y - 7 Y Y SES_1 SMS_1 Y Y 11
EDMA3_TC0_WR 11 - - Y Y Y Y Y Y Y Y Y 7 Y Y SES_1 SMS_1 Y Y 11
EDMA3_TC1_RD 11 Y Y Y Y Y Y Y Y Y Y - 8 Y Y SES_1 SMS_1 Y - 11
EDMA3_TC1_WR 11 - - Y Y Y Y Y Y Y Y - 8 Y Y SES_1 SMS_1 Y - 11
EDMA4_CC_TR - - - - - - - - - - - - - - - - - - - -
EDMA4_TC0_RD 2,11 2,11 2,11 Y Y Y Y Y Y Y Y - Y Y Y SES_1 SMS_1 Y Y 2,11
EDMA4_TC0_WR 2,11 - - Y Y Y Y Y Y Y Y - Y Y Y SES_1 SMS_1 Y Y 2,11
EDMA4_TC1_RD 3,11 3,11 3,11 Y Y Y Y Y Y Y Y - Y Y Y SES_1 SMS_1 Y - 3,11
EDMA4_TC1_WR 3,11 - - Y Y Y Y Y Y Y Y - Y Y Y SES_1 SMS_1 Y - 3,11
HyperLink0_Master 11 1,11 1,11 Y Y Y Y Y Y Y Y - Y - - Y Y Y Y Y
HyperLink1_Master 11 1,11 1,11 Y Y Y Y Y Y Y Y - Y - - Y Y Y Y Y
MSMC_SYS 11 11 11 Y Y Y Y Y Y Y Y Y Y Y Y - - Y Y 11
NETCP - - - Y Y Y Y Y Y Y Y - 7 - - SES_1 SMS_1 Y Y -
PCIE 11 - - Y Y Y Y Y Y Y Y Y 10 10 10 SES_2 SMS_2 - Y 11
QM_Master1 - - - Y Y Y Y Y Y Y Y - 5 Y Y SES_0 SMS_0 - Y -
QM_Master2 - - - Y Y Y Y Y Y Y Y - 8 Y Y SES_1 SMS_1 - Y -
QM_SEC - - - Y Y Y Y Y Y Y Y Y Y Y Y SES_2 SMS_2 - - -
SRIO 11 - - Y Y Y Y Y Y Y Y Y 9 Y Y SES_2 SMS_2 - Y 11
SRIO Packet DMA 11 - - Y Y Y Y Y Y Y Y - 9 - - SES_2 SMS_2 - Y -
USB - - - Y Y Y Y Y Y Y Y Y 5 Y Y SES_0 SMS_0 - Y -
(1) 66AK2H14 only.

9.3 TeraNet Switch Fabric Connections Matrix - Configuration Space

Figure 9-5, Figure 9-6, Figure 9-7, and Figure 9-8 show the connections between masters and slaves through various sections of the TeraNet.

66AK2H14 66AK2H12 66AK2H06 TeraNet_3P_A_66AK2H.gif Figure 9-5 TeraNet 3P_A
66AK2H14 66AK2H12 66AK2H06 TeraNet_3P_B_66AK2H.gif Figure 9-6 TeraNet 3P_B
66AK2H14 66AK2H12 66AK2H06 TeraNet_6P_B_66AK2H.gif Figure 9-7 TeraNet 6P_B
66AK2H14 66AK2H12 66AK2H06 TeraNet_3P_Tracer_66AK2H.gif Figure 9-8 TeraNet 3P_Tracer

Table 9-2 and Table 9-3 list the master and slave end-point connections.

Intersecting cells may contain one of the following:

  • Y — There is a connection between this master and that slave.
  • - — There is no connection between this master and that slave.
  • n — A numeric value indicates that the path between this master and that slave goes through bridge n.

Table 9-2 Configuration Space Interconnect - Section 1

MASTERS SLAVES
10GBE_CFG 10GBE_SERDES_CFG ADTF(0-7)_CFG ARM_CFG BOOTCFG_CFG CP_INTC_CFG CPT_CFG_CFG CPT_DDR3A_CFG CPT_DDR3B_CFG CPT_INTC(0-2)_CFG CPT_L2_(0-7)_CFG CPT_MSMC(0-7)_CFG CPT_QM_CFG1_CFG CPT_QM_CFG2_CFG CPT_QM_M_CFG CPT_SPI_ROM_EMIF16_CFG DBG_CFG DBG_TBR_SYS DDR3A_PHY_CFG DDR3B_PHY_CFG EDMA0_CC_CFG EDMA0_TC(0-1)_CFG EDMA1_CC_CFG EDMA1_TC(0-3)_CFG EDMA2_CC_CFG EDMA2_TC(0-3)_CFG EDMA3_CC_CFG EDMA3_TC(0-1)_CFG EDMA4_CC_CFG
10GbE(1) - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
CorePac0_CFG Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac1_CFG Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac2_CFG Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac3_CFG Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac4_CFG Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac5_CFG Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac6_CFG Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac7_CFG Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
DBG_DAP Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
EDMA0_CC_TR - - - - - - - - - - - - - - - - - - - - - Y - - - - - - -
EDMA0_TC0_RD - - - - - - - - - - - - - - - - - 12 - - 12 12 12 12 12 12 12 12 12
EDMA0_TC0_WR - - - - - - - - - - - - - - - - - - - - 12 12 12 12 12 12 12 12 12
EDMA0_TC1_RD - - - - - - - - - - - - - - - - - 12 - - 12 12 12 12 12 12 12 12 12
EDMA0_TC1_WR - - - - - - - - - - - - - - - - - - - - 12 12 12 12 12 12 12 12 12
EDMA1_CC_TR - - - - - - - - - - - - - - - - - - - - - - - Y - - - - -
EDMA1_TC0_RD 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
EDMA1_TC0_WR 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - 12 12 12 12 12 12 12 12 12 12 12
EDMA1_TC1_RD - - - - - - - - - - - - - - - - - - - - 13 13 13 13 13 13 13 13 13
EDMA1_TC1_WR - - - - - - - - - - - - - - - - - - - - 13 13 13 13 13 13 13 13 13
EDMA1_TC2_RD - - - - - - - - - - - - - - - - - - - - 14 14 14 14 14 14 14 14 14
EDMA1_TC2_WR - - - - - - - - - - - - - - - - - - - - 14 14 14 14 14 14 14 14 14
EDMA1_TC3_RD 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
EDMA1_TC3_WR 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - 12 12 12 12 12 12 12 12 12 12 12
EDMA2_CC_TR - - - - - - - - - - - - - - - - - - - - - - - - - Y - - -
EDMA2_TC0_RD 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
EDMA2_TC0_WR 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - 12 12 12 12 12 12 12 12 12 12 12
EDMA2_TC1_RD - - - - - - - - - - - - - - - - - - - - 13 13 13 13 13 13 13 13 13
EDMA2_TC1_WR - - - - - - - - - - - - - - - - - - - - 13 13 13 13 13 13 13 13 13
EDMA2_TC2_RD 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
EDMA2_TC2_WR 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - 12 12 12 12 12 12 12 12 12 12 12
EDMA2_TC3_RD - - - - - - - - - - - - - - - - - - - - 14 14 14 14 14 14 14 14 14
EDMA2_TC3_WR - - - - - - - - - - - - - - - - - - - - 14 14 14 14 14 14 14 14 14
EDMA3_CC_TR - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA3_TC0_RD 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13
EDMA3_TC0_WR 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13
EDMA3_TC1_RD - - - - - - - - - - - - - - - - - 14 - - 14 14 14 14 14 14 14 14 14
EDMA3_TC1_WR - - - - - - - - - - - - - - - - - - - - 14 14 14 14 14 14 14 14 14
EDMA4_CC_TR - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA4_TC0_RD - - - - - - - - - - - - - - - - - 12 - - 12 12 12 12 12 12 12 12 12
EDMA4_TC0_WR - - - - - - - - - - - - - - - - - - - - 12 12 12 12 12 12 12 12 12
EDMA4_TC1_RD - - - - - - - - - - - - - - - - - 12 - - 12 12 12 12 12 12 12 12 12
EDMA4_TC1_WR - - - - - - - - - - - - - - - - - - - - 12 12 12 12 12 12 12 12 12
HyperLink0_Master 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - 12 12 12 12 12 12 12 12 12 12 12
HyperLink1_Master 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - 12 12 12 12 12 12 12 12 12 12 12
MSMC_SYS Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
NETCP - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
PCIE 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
QM_Master1 - - - - - - - - - - - - - - - - - - - - 12 - 12 - 12 - 12 - 12
QM_Master2 - - - - - - - - - - - - - - - - - - - - 12 - 12 - 12 - 12 - 12
QM_SEC 12 - - 12 - - - - - - - - - - - - - - - - - - - - - - - - -
SRIO 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14
SRIO Packet DMA - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
USB - - - - - - - - - - - - - - - - - 12 - - - - - - - - - - -
(1) 66AK2H14 only.

Table 9-3 Configuration Space Interconnect - Section 2

MASTERS SLAVES
EDMA4_TC(0-1)_CFG GIC_CFG GPIO_CFG HYPERLINK0_SERDES_CFG HYPERLINK1_SERDES_CFG I2C(0-2)_CFG MPU(0-14)_CFG NETCP_CFG NETCP_SERDES_CFG PCIE_SERDES_CFG PLL_CTL_CFG PSC_CFG QM_CFG1 QM_CFG2 SRIO_CFG SRIO_SERDES_CFG TBR_SYS_ARM TETB0_CFG TETB1_CFG TETB2_CFG TETB3_CFG TETB4_CFG TETB5_CFG TETB6_CFG TETB7_CFG TIMER(0-19)_CFG UART(0-1)_CFG USB_MMR_CFG USB_PHY_CFG
10GbE - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
CorePac0_CFG Y - Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac1_CFG Y - Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac2_CFG Y - Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac3_CFG Y - Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac4_CFG Y - Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac5_CFG Y - Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac6_CFG Y - Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
CorePac7_CFG Y - Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
DBG_DAP Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
EDMA0_CC_TR - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA0_TC0_RD 12 - - - - - - - - - - - - - - - - - - - - 12 12 - - - - - -
EDMA0_TC0_WR 12 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA0_TC1_RD 12 - - - - - - - - - - - - - - - - - - - - 12 12 - - - - - -
EDMA0_TC1_WR 12 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA1_CC_TR - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA1_TC0_RD 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - - - - 12 12 - - 12 12 12 12
EDMA1_TC0_WR 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - - - - - - - - 12 12 12 12
EDMA1_TC1_RD 13 - - - - - - - - - - - - - - - - 13 13 - - - - 13 - - - - -
EDMA1_TC1_WR 13 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA1_TC2_RD 14 - - - - - - - - - - - - - - - - - - 14 14 - - - 14 - - - -
EDMA1_TC2_WR 14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA1_TC3_RD 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - - - - 12 12 - - 12 12 12 12
EDMA1_TC3_WR 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - - - - - - - - 12 12 12 12
EDMA2_CC_TR - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA2_TC0_RD 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - - - - Y Y - - 12 12 12 12
EDMA2_TC0_WR 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - - - - - - - - 12 12 12 12
EDMA2_TC1_RD 13 - - - - - - - - - - - - - - - - 13 13 - - - - 13 - - - - -
EDMA2_TC1_WR 13 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA2_TC2_RD 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - - - - 12 12 - - 12 12 12 12
EDMA2_TC2_WR 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - - - - - - - - 12 12 12 12
EDMA2_TC3_RD 14 - - - - - - - - - - - - - - - - - - 14 14 - - - 14 - - - -
EDMA2_TC3_WR 14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA3_CC_TR - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA3_TC0_RD 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13
EDMA3_TC0_WR 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 13 - - - - - - - - 13 13 13 13
EDMA3_TC1_RD 14 - - - - - - - - - - - - - - - - 14 14 14 14 14 14 14 14 - - - -
EDMA3_TC1_WR 14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA4_CC_TR - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
EDMA4_TC0_RD 12 - - - - - - - - - - - - - - - 12 - - - - 12 12 - - - - - -
EDMA4_TC0_WR 12 - - - - - - - - - - - - - - - 12 - - - - - - - - - - - -
EDMA4_TC1_RD 12 - - - - - - - - - - - - - - - 12 - - - - 12 12 - - - - - -
EDMA4_TC1_WR 12 - - - - - - - - - - - - - - - 12 - - - - - - - - - - - -
HyperLink0_Master 12 - 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - - - - - - - - 12 12 12 12
HyperLink1_Master 12 - 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 - - - - - - - - 12 12 12 12
MSMC_SYS Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
NETCP - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
PCIE 12 - 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
QM_Master1 - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
QM_Master2 - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
QM_SEC - - - - - - - 12 - - - - - - - - 12 - - - - - - - - - - 12 -
SRIO 14 - 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14 14
SRIO Packet DMA - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
USB - - - - - - - - - - - - - - - - 12 12 12 12 12 12 12 12 12 - - - -

9.4 Bus Priorities

The priority level of all master peripheral traffic is defined at the TeraNet boundary. User-programmable priority registers allow software configuration of the data traffic through the TeraNet. Note that a lower number means higher priority — PRI = 000b = urgent, PRI = 111b = low.

All other masters provide their priority directly and do not need a default priority setting. Examples include the C66x CorePacs, whose priorities are set through software in the UMC control registers. All the Packet DMA-based peripherals also have internal registers to define the priority level of their initiated transactions.

The Packet DMA secondary port is one master port that does not have priority allocation register inside the Multicore Navigator. The priority level for transaction from this master port is described by the QM_PRIORITY bit field in the CHIP_MISC_CTL0 register shown in Section 10.2.3.24.

For all other modules, see the respective User's Guides listed in Section 12.3 for programmable priority registers.