JAJSFW1E June   2017  – March 2019

PRODUCTION DATA.  

  1. 1デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 機能ブロック図
  2. 2改訂履歴
  3. 3Device Comparison
    1. 3.1 Related Products
  4. 4Terminal Configuration and Functions
    1. 4.1 Pin Diagram
    2. 4.2 Pin Attributes
    3. 4.3 Signal Descriptions
      1. 4.3.1  DSS
      2. 4.3.2  DDR EMIF
      3. 4.3.3  GPMC
      4. 4.3.4  Timers
      5. 4.3.5  I2C
      6. 4.3.6  UART
      7. 4.3.7  SPI
      8. 4.3.8  QSPI
      9. 4.3.9  McASP
      10. 4.3.10 USB
      11. 4.3.11 PCIESS
      12. 4.3.12 DCAN
      13. 4.3.13 EMAC
      14. 4.3.14 MLB
      15. 4.3.15 McBSP
      16. 4.3.16 MMC/SD
      17. 4.3.17 GPIO
      18. 4.3.18 ePWM
      19. 4.3.19 PRU-ICSS
      20. 4.3.20 Emulation and Debug Subsystem
      21. 4.3.21 System and Miscellaneous
        1. 4.3.21.1 Boot Mode Configuration
        2. 4.3.21.2 Reset
        3. 4.3.21.3 Oscillator Reference Clocks and Clock Generator
        4. 4.3.21.4 Miscellaneous
        5. 4.3.21.5 Interrupt Controllers (INTC)
        6. 4.3.21.6 Power Supplies
    4. 4.4 Pin Multiplexing
    5. 4.5 Connections for Unused Pins
  5. 5Specifications
    1. 5.1 Absolute Maximum Ratings
    2. 5.2 ESD Ratings
    3. 5.3 Power-On-Hour (POH) Limits
    4. 5.4 Recommended Operating Conditions
    5. 5.5 Operating Performance Points
    6. 5.6 Power Consumption Summary
    7. 5.7 Electrical Characteristics
      1. Table 5-2  DDR3L SSTL DC Electrical Characteristics
      2. Table 5-3  I2C OPEN DRAIN DC Electrical Characteristics
      3. Table 5-4  Oscillators DC Electrical Characteristics
      4. Table 5-5  LVDS Input Buffer DC Electrical Characteristics
      5. Table 5-6  LVDS Output Buffer DC Electrical Characteristics
      6. Table 5-7  MLB LVDS Buffers DC Electrical Characteristics
      7. Table 5-8  PORn DC Electrical Characteristics
      8. Table 5-9  1.8-Volt I/O LVCMOS DC Electrical Characteristics
      9. Table 5-10 3.3-Volt I/O LVCMOS DC Electrical Characteristics
      10. 5.7.1      USB0_PHY and USB1_PHY DC Electrical Characteristics
      11. 5.7.2      PCIe SERDES DC Electrical Characteristics
    8. 5.8 Thermal Resistance Characteristics for ABY Package
      1. Table 5-11 Thermal Resistance Characteristics for ABY Package
    9. 5.9 Timing and Switching Characteristics
      1. 5.9.1 Power Supply Sequencing
        1. 5.9.1.1 Power-Up Sequence
        2. 5.9.1.2 Power-Down Sequence
      2. 5.9.2 Reset Timing
        1. 5.9.2.1 Reset Electrical Data/Timing
      3. 5.9.3 Clock Specifications
        1. 5.9.3.1  Input Clocks / Oscillators
          1. 5.9.3.1.1 System Oscillator (SYSOSC) with External Crystal Circuit
          2. 5.9.3.1.2 System Oscillator (SYSOSC) with External LVCMOS Clock Source
          3. 5.9.3.1.3 System Oscillator (SYSOSC) Not Used
          4. 5.9.3.1.4 Optional LVDS Clock Inputs
        2. 5.9.3.2  Optional LVDS Clock Inputs Not Used
        3. 5.9.3.3  Optional Audio Oscillator (AUDOSC) with External Crystal Circuit
        4. 5.9.3.4  Optional Audio Oscillator (AUDOSC) with External LVCMOS Clock Source
        5. 5.9.3.5  Optional Audio Oscillator (AUDOSC) Not Used
        6. 5.9.3.6  Optional USB PHY Reference Clock
        7. 5.9.3.7  PCIe Reference Clock
        8. 5.9.3.8  Output Clocks
        9. 5.9.3.9  PLLs
          1. 5.9.3.9.1 DDR_PLL Settings
        10. 5.9.3.10 Recommended Clock and Control Signal Transition Behavior
      4. 5.9.4 Peripherals
        1. 5.9.4.1  DCAN
        2. 5.9.4.2  DSS
        3. 5.9.4.3  DDR EMIF
        4. 5.9.4.4  EMAC
          1. 5.9.4.4.1 EMAC MDIO Interface Timings
          2. 5.9.4.4.2 EMAC MII Timings
            1. Table 5-28 Timing Requirements for MII_RXCLK—MII Operation
            2. Table 5-29 Timing Requirements for MII_TXCLK—MII Operation
            3. Table 5-30 Timing Requirements for EMAC MII Receive 10 Mbps and 100 Mbps
            4. Table 5-31 Switching Characteristics Over Recommended Operating Conditions for EMAC MII Transmit 10 Mbps and 100 Mbps
          3. 5.9.4.4.3 EMAC RMII Timings
            1. Table 5-32 Timing Requirements for EMAC RMII_REFCLK—RMII Operation
            2. Table 5-33 Timing Requirements for EMAC RMII Receive
            3. Table 5-34 Switching Characteristics Over Recommended Operating Conditions for EMAC RMII_REFCLK —RMII Operation
            4. Table 5-35 Switching Characteristics Over Recommended Operating Conditions for EMAC RMII Transmit 10 Mbps and 100 Mbps
          4. 5.9.4.4.4 EMAC RGMII Timings
            1. Table 5-36 Timing Requirements for RGMII_RXC—RGMII Operation
            2. Table 5-37 Timing Requirements for EMAC RGMII Input Receive for 10 Mbps, 100 Mbps, and 1000 Mbps
            3. Table 5-38 Switching Characteristics Over Recommended Operating Conditions for Transmit - RGMII operation for 10 Mbps, 100 Mbps, and 1000 Mbps
            4. Table 5-39 Switching Characteristics Over Recommended Operating Conditions for EMAC RGMII Transmit - RGMII_TXD[3:0], and RGMII_TXCTL - RGMII Mode
            5. Table 5-40 Switching Characteristics Over Recommended Operating Conditions for EMAC RGMII Transmit - RGMII_TXD[3:0], and RGMII_TXCTL - RGMII ID Mode
        5. 5.9.4.5  GPMC
          1. 5.9.4.5.1 GPMC and NOR Flash—Synchronous Mode
            1. Table 5-41 GPMC and NOR Flash Timing Conditions—Synchronous Mode
            2. Table 5-42 GPMC and NOR Flash Timing Requirements—Synchronous Mode
            3. Table 5-43 GPMC and NOR Flash Switching Characteristics—Synchronous Mode
          2. 5.9.4.5.2 GPMC and NOR Flash—Asynchronous Mode
            1. Table 5-44 GPMC and NOR Flash Internal Timing Parameters—Asynchronous Mode
            2. Table 5-45 GPMC and NOR Flash Timing Requirements—Asynchronous Mode
            3. Table 5-46 GPMC and NOR Flash Switching Characteristics—Asynchronous Mode
        6. 5.9.4.6  I2C
          1. Table 5-47 Timing Requirements for I2C Input Timings
          2. Table 5-48 Switching Characteristics Over Recommended Operating Conditions for I2C Output Timings
        7. 5.9.4.7  McASP
          1. Table 5-49 Timing Requirements for McASP
        8. 5.9.4.8  McBSP
          1. Table 5-51 McBSP Timing Requirements
          2. Table 5-52 McBSP Switching Characteristics
          3. Table 5-53 McBSP Timing Requirements for FSR When GSYNC = 1
        9. 5.9.4.9  MLB
        10. 5.9.4.10 MMC/SD
          1. Table 5-60 MMC Timing Conditions
          2. Table 5-61 Timing Requirements for MMC0_CMD and MMC0_DATn
          3. Table 5-62 Timing Requirements for MMC1_CMD and MMC1_DATn when operating in SDR mode
          4. Table 5-63 Timing Requirements for MMC1_CMD and MMC1_DATn when operating in DDR mode
          5. Table 5-64 Switching Characteristics for MMCi_CLK
          6. Table 5-65 Switching Characteristics for MMC0_CMD and MMC0_DATn—HSPE=0
          7. Table 5-66 Switching Characteristics for MMC1_CMD and MMC1_DATn—HSPE=0 when operating in SDR mode
          8. Table 5-67 Switching Characteristics for MMC1_CMD and MMC1_DATn—HSPE=0 when operating in DDR mode
        11. 5.9.4.11 PCIESS
        12. 5.9.4.12 PRU-ICSS
          1. 5.9.4.12.1 Programmable Real-Time Unit (PRU-ICSS PRU)
            1. 5.9.4.12.1.1 PRU-ICSS PRU Direct Input/Output Mode Electrical Data and Timing
              1. Table 5-68 PRU-ICSS PRU Timing Requirements - Direct Input Mode
              2. Table 5-69 PRU-ICSS PRU Switching Requirements – Direct Output Mode
            2. 5.9.4.12.1.2 PRU-ICSS PRU Parallel Capture Mode Electrical Data and Timing
              1. Table 5-70 PRU-ICSS PRU Timing Requirements – Parallel Capture Mode
            3. 5.9.4.12.1.3 PRU-ICSS PRU Shift Mode Electrical Data and Timing
              1. Table 5-71 PRU-ICSS PRU Timing Requirements – Shift In Mode
              2. Table 5-72 PRU-ICSS PRU Switching Requirements – Shift Out Mode
          2. 5.9.4.12.2 PRU-ICSS EtherCAT (PRU-ICSS ECAT)
            1. 5.9.4.12.2.1 PRU-ICSS ECAT Electrical Data and Timing
              1. Table 5-73 PRU-ICSS ECAT Timing Requirements – Input Validated With SYNCx
              2. Table 5-74 PRU-ICSS ECAT Timing Requirements – LATCHx_IN
              3. Table 5-75 PRU-ICSS ECAT Switching Requirements – Digital IOs
          3. 5.9.4.12.3 PRU-ICSS MII_RT and Switch
            1. 5.9.4.12.3.1 PRU-ICSS MDIO Electrical Data and Timing
              1. Table 5-76 PRU-ICSS MDIO Timing Requirements – MDIO_DATA
              2. Table 5-77 PRU-ICSS MDIO Switching Characteristics – MDIO_CLK
              3. Table 5-78 PRU-ICSS MDIO Switching Characteristics – MDIO_DATA
            2. 5.9.4.12.3.2 PRU-ICSS MII_RT Electrical Data and Timing
              1. Table 5-79 PRU-ICSS MII_RT Timing Requirements – MII_RXCLK
              2. Table 5-80 PRU-ICSS MII_RT Timing Requirements – MII_TXCLK
              3. Table 5-81 PRU-ICSS MII_RT Timing Requirements – MII_RXD[3:0], MII_RXDV, and MII_RXER
              4. Table 5-82 PRU-ICSS MII_RT Switching Characteristics – MII_TXD[3:0] and MII_TXEN
          4. 5.9.4.12.4 PRU-ICSS Universal Asynchronous Receiver Transmitter (PRU-ICSS UART)
            1. Table 5-83 PRU-ICSS UART Timing Conditions
            2. Table 5-84 Timing Requirements for PRU-ICSS UART Receive
            3. Table 5-85 Switching Characteristics Over Recommended Operating Conditions for PRU-ICSS UART Transmit
          5. 5.9.4.12.5 PRU-ICSS PRU Sigma Delta and EnDAT Modes
            1. Table 5-86 PRU-ICSS PRU Timing Requirements - Sigma Delta Mode
            2. Table 5-87 PRU-ICSS PRU Timing Requirements - EnDAT Mode
            3. Table 5-88 PRU-ICSS PRU Switching Requirements - EnDAT Mode
        13. 5.9.4.13 QSPI
        14. 5.9.4.14 SPI
          1. 5.9.4.14.1 SPI—Slave Mode
            1. Table 5-91 Timing Requirements for SPI Input Timings—Slave Mode
            2. Table 5-92 Switching Characteristics for SPI Output Timings—Slave Mode
          2. 5.9.4.14.2 SPI—Master Mode
            1. Table 5-93 SPI Timing Conditions—Master Mode
            2. Table 5-94 Timing Requirements for SPI Input Timings—Master Mode
            3. Table 5-95 Switching Characteristics for SPI Output Timings—Master Mode
        15. 5.9.4.15 Timers
        16. 5.9.4.16 UART
          1. Table 5-98 Timing Requirements for UART
          2. Table 5-99 Switching Characteristics Over Recommended Operating Conditions for UART
        17. 5.9.4.17 USB
      5. 5.9.5 Emulation and Debug Subsystem
        1. 5.9.5.1 IEEE 1149.1 Standard-Test-Access Port (JTAG)
          1. 5.9.5.1.1 JTAG Electrical Data and Timing
            1. Table 5-100 Timing Requirements for IEEE 1149.1 JTAG
            2. Table 5-101 Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG
  6. 6Detailed Description
    1. 6.1  Overview
    2. 6.2  Functional Block Diagram
    3. 6.3  Arm A15
    4. 6.4  C66x DSP Subsystem
    5. 6.5  C66x Cache Subsystem
    6. 6.6  PRU-ICSS
    7. 6.7  Memory Subsystem
      1. 6.7.1 MSMC
      2. 6.7.2 DDR EMIF
      3. 6.7.3 GPMC
    8. 6.8  Interprocessor Communication
      1. 6.8.1 MSGMGR
      2. 6.8.2 SEM
    9. 6.9  EDMA
    10. 6.10 Peripherals
      1. 6.10.1  DCAN
      2. 6.10.2  DSS
      3. 6.10.3  eCAP
      4. 6.10.4  ePWM
      5. 6.10.5  eQEP
      6. 6.10.6  GPIO
      7. 6.10.7  I2C
      8. 6.10.8  ASRC
      9. 6.10.9  McASP
      10. 6.10.10 McBSP
      11. 6.10.11 MLB
      12. 6.10.12 MMC/SD
      13. 6.10.13 NSS
      14. 6.10.14 PCIESS
      15. 6.10.15 QSPI
      16. 6.10.16 SPI
      17. 6.10.17 Timers
      18. 6.10.18 UART
      19. 6.10.19 USB
  7. 7Applications, Implementation, and Layout
    1. 7.1 DDR3L Board Design and Layout Guidelines
      1. 7.1.1 DDR3L General Board Layout Guidelines
      2. 7.1.2 DDR3L Board Design and Layout Guidelines
        1. 7.1.2.1  Board Designs
        2. 7.1.2.2  DDR3L Device Combinations
        3. 7.1.2.3  DDR3L Interface Schematic
          1. 7.1.2.3.1 32-Bit DDR3L Interface
          2. 7.1.2.3.2 16-Bit DDR3L Interface
        4. 7.1.2.4  Compatible JEDEC DDR3L Devices
        5. 7.1.2.5  PCB Stackup
        6. 7.1.2.6  Placement
        7. 7.1.2.7  DDR3L Keepout Region
        8. 7.1.2.8  Bulk Bypass Capacitors
        9. 7.1.2.9  High-Speed Bypass Capacitors
          1. 7.1.2.9.1 Return Current Bypass Capacitors
        10. 7.1.2.10 Net Classes
        11. 7.1.2.11 DDR3L Signal Termination
        12. 7.1.2.12 VREF_DDR Routing
        13. 7.1.2.13 VTT
        14. 7.1.2.14 CK and ADDR_CTRL Topologies and Routing Definition
          1. 7.1.2.14.1 Four DDR3L Devices
            1. 7.1.2.14.1.1 CK and ADDR_CTRL Topologies, Four DDR3L Devices
            2. 7.1.2.14.1.2 CK and ADDR_CTRL Routing, Four DDR3L Devices
          2. 7.1.2.14.2 One DDR3L Device
            1. 7.1.2.14.2.1 CK and ADDR_CTRL Topologies, One DDR3L Device
            2. 7.1.2.14.2.2 CK and ADDR/CTRL Routing, One DDR3L Device
        15. 7.1.2.15 Data Topologies and Routing Definition
          1. 7.1.2.15.1 DQS and DQ/DM Topologies, Any Number of Allowed DDR3L Devices
          2. 7.1.2.15.2 DQS and DQ/DM Routing, Any Number of Allowed DDR3L Devices
        16. 7.1.2.16 Routing Specification
          1. 7.1.2.16.1 CK and ADDR_CTRL Routing Specification
          2. 7.1.2.16.2 DQS and DQ Routing Specification
    2. 7.2 High Speed Differential Signal Routing Guidance
    3. 7.3 Power Distribution Network (PDN) Implementation Guidance
      1. 7.3.1 Decoupling/Filtering of Analog Power Supplies and Reference Inputs
        1. 7.3.1.1 PLL Power Supplies
        2. 7.3.1.2 DDR EMIF PHY DLL Power Supplies
        3. 7.3.1.3 DDR EMIF PHY Voltage Reference Input
        4. 7.3.1.4 Internal LDO Outputs
        5. 7.3.1.5 PCIe PHY Power Supply
        6. 7.3.1.6 USB PHY Power Supplies
    4. 7.4 Single-Ended Interfaces
      1. 7.4.1 General Routing Guidelines
    5. 7.5 Clock Routing Guidelines
      1. 7.5.1 Oscillator Routing
      2. 7.5.2 Oscillator Ground Connection
  8. 8Device and Documentation Support
    1. 8.1 Device Nomenclature
    2. 8.2 Tools and Software
    3. 8.3 Documentation Support
    4. 8.4 Receiving Notification of Documentation Updates
      1. 8.4.1 静電気放電に関する注意事項
    5. 8.5 Community Resources
    6. 8.6 商標
    7. 8.7 Glossary
  9. 9Mechanical Packaging and Orderable Information
    1. 9.1 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ABY|625
サーマルパッド・メカニカル・データ
発注情報

1.1 特長

    プロセッサ・コア

  • Arm®Cortex®-A15 マイクロプロセッサ・ユニット (Arm A15) サブシステム、最大 1000MHz で動作
    • Armv7-A アーキテクチャの命令セットを完全に実装
    • SIMDv2 (Arm®Neon™テクノロジ) および VFPv4 (ベクトル浮動小数点ユニット) を内蔵
    • 32KB の L1 プログラム・メモリ
    • 32KB の L1 データ・メモリ
    • 512KB の L2 メモリ
    • L1 データ・メモリと L2 メモリのエラー訂正コード (ECC) 保護
    • L1 プログラム・メモリのパリティ保護
    • グローバル時間ベース・カウンタ (GTC)
      • 64 ビットのフリーランニング・カウンタにより、Arm A15 内部タイマのタイムベースを供給
      • Armv7 MPCore アーキテクチャに準拠した汎用タイマ
  • C66x 固定小数点および浮動小数点 VLIW DSP サブシステム、最大 1000MHz で動作
    • C67x+ および C64x+ コアと完全にオブジェクト・コード互換
    • 32KB の L1 プログラム・メモリ
    • 32KB の L1 データ・メモリ
    • 1024KB の L2 を、L2 RAM またはキャッシュとして構成可能
    • L1 プログラム・メモリのエラー検出
    • L1 データ・メモリの ECC
    • L2 データ・メモリの ECC

    • 産業用サブシステム

  • 最大 2 つのプログラム可能なリアルタイム・ユニットおよび産業用通信サブシステム (PRU-ICSS)、それぞれが次のものをサポート
    • 拡張乗算器および累算器を搭載した 2 つのプログラム可能なリアルタイム・ユニット (PRU)、それぞれが次のものをサポート
      • ECC 付きの 16KB のプログラム・メモリ
      • ECC 付きの 8KB のデータ・メモリ
      • CRC32 および CRC16 ハードウェア・アクセラレータ
      • 20 個の拡張 GPIO
      • シリアル・キャプチャ・ユニット (SCU)、直接接続のサポート、16 ビットのパラレル・キャプチャ、28 ビットのシフト、MII_RT、EnDat 2.2 プロトコル、シグマ・デルタ復調
      • スクラッチ・パッドおよび XFR 直接接続
    • ECC 付きの 64KB の汎用メモリ
    • 各 PRU と接続するように構成可能な、2 つの MII ポートを備えた 1 つのイーサネット MII_RT モジュール (複数の産業用通信プロトコルをサポート)
    • 産業用イーサネット機能を管理および生成する産業用イーサネット・ペリフェラル (IEP)
    • 内蔵ユニバーサル非同期レシーバ/トランスミッタ (UART) 16550、専用の 192MHz クロックによる 12Mbps PROFIBUS®
    • 産業用イーサネット 64 ビット・タイマを内蔵
    • 拡張キャプチャ・モジュール (eCAP) を内蔵

    • メモリ・サブシステム

  • マルチコアの共有メモリ・コントローラ (MSMC) と 1024KB の共有 L2 RAM
    • 内部の共有 SRAM および DDR EMIF への高性能相互接続を搭載、Arm A15 と C66x の両方からアクセス可能
    • Arm I/O コヒーレンシをサポート、Arm A15 は MSMC-SRAM または DDR EMIF にアクセスする他のシステム・マスタとキャッシュ・コヒーレンシを維持
    • SRAM で ECC をサポート
  • 最大 36 ビットの DDR 外部メモリ・インターフェイス (EMIF)
    • 最高 1066MT/s の DDR3L をサポート
    • 4GB のメモリ・アドレス範囲をサポート
    • 32 ビット SDRAM データバスと 4 ビットの ECC をサポート
    • 16 ビットおよび 32 ビットの SDRAM データバスを ECC なしでサポート
  • 汎用メモリ・コントローラ (GPMC)
    • 柔軟な 8 ビットおよび 16 ビットの非同期メモリ・インターフェイス、最大 4 つのチップ・セレクトを使用可能
    • NOR、Muxed-NOR、SRAM をサポート
    • 汎用メモリ・ポート拡張をサポートし、次のモードに対応
      • 非同期読み取りおよび書き込みアクセス
      • 非同期読み取りページ・アクセス (4、8、16-Word16)
      • 同期読み取りおよび書き込みアクセス
      • ラップ機能なしの同期読み取りバースト・アクセス (4、8、16-Word16)

    • ネットワーク・サブシステム (NSS)

  • イーサネット MAC サブシステム (EMAC)
    • 1 ポートのギガビット・イーサネット：RMII、MII、RGMII
    • 10、100、1000Mbps の全二重に対応
    • 10、100Mbps の半二重に対応
    • イーサネット・オーディオ・ビデオ・ブリッジ (eAVB) に対応
    • 最大フレーム・サイズ：2016 バイト (VLAN では 2020 バイト)
    • 8 つの優先度レベルの QOS サポート (802.1p)
    • IEEE 1588v2 (2008 付則 D、付則 E、付則 F) により、オーディオ・ビデオ・ブリッジ 802.1AS PTP (Precision Time Protocol) をサポート
    • IEEE 1588v2 用のタイムスタンプをサポートする CPTS モジュール
    • DSCP 優先度マッピング (IP4v および IPv6)
    • PHY 管理用の MDIO モジュール
    • 拡張統計収集機能
  • ナビゲータ・サブシステム (NAVSS)
    • 内蔵のパケット DMA コントローラにより、ネットワーク処理を最適化
    • 内蔵のキュー・マネージャ (QM) により、ネットワーク処理を最適化
      • 最大 128 のキューをサポート
      • 内部キュー RAM で 2048 のバッファをサポート
  • 暗号化エンジン (SA) で次の機能をサポート
    • AES、DES、3DES、SHA1、MD5、SHA2-224、SHA2-256 演算用の暗号化関数ライブラリ
    • ハードウェア・コアによりブロック・データ暗号化をサポート
      • 128、192、256 ビット・キーの AES に対応
      • 1、2、3 種類のキーを持つ DES および 3DES に対応
    • プログラム可能なモード制御エンジン (MCE)
    • 楕円曲線暗号化付きの公開キー・アクセラレータ (PKA)
      • 楕円曲線ディフィー・ヘルマン (ECDH) に基づくキー交換およびデジタル署名 (ECDSA) アプリケーション
      • SHA1、MD5、SHA2-224、SHA2-256 の認証
      • ハードウェア・コアによるキー付きの HMAC 演算
        • TRNG (True Random Number Generator)

        • ディスプレイ・サブシステム

      • ループ内スケーリング、色空間付きの 1 つのビデオ・パイプをサポート
      • 変換および背景色オーバーレイ
      • 入力データ形式：ビットマップ、RGB16、RGB24、RGB32、ARGB16、ARGB32、YUV420、YUV422、RGB565-A8
      • サポートしているディスプレイ・インターフェイス
        • MIPI® DPI 2.0 パラレル・インターフェイス
        • QVGA、30fps までの RFBI (MIPI-DBI 2.0)
        • BT.656 4:2:2
        • 1920 × 1080、30fps までの BT.1120 4:2:2
      • ループ内スケーリング機能
      • LCD ディスプレイ・インターフェイスは次の機能をサポート
        • アクティブ・マトリクス (TFT)
        • パッシブ・マトリクス (STN)
        • グレイスケール
        • TDM
        • AC バイアス制御
        • ディザリング
        • CPR

        • 非同期オーディオ・サンプル・レート・コンバータ (ASRC)

      • 信号対雑音比 (SNR) 140dB の、高性能非同期サンプル・レート・コンバータ
      • 最大 8 つのステレオ・ストリーム (16 オーディオ・チャネル)
      • 入力サンプル周波数の自動センシング/検出
      • サンプリング・クロックのジッタ減衰
      • 16、18、20、24 ビットのデータ入力/出力
      • オーディオのサンプル・レート：8kHz～216kHz
      • 入力/出力のサンプリング比：16:1～1:16
      • グループ・モードでは、複数の ASRC ブロックが同じタイミング・ループを入力または出力に使用
      • 線形位相 FIR フィルタ
      • コントロール可能なソフト・ミュート
      • 各入力および出力クロック・ゾーンに、独立したクロック・ジェネレータと、レートおよびスタンプ・ジェネレータを搭載
      • 各チャネルおよびグループ、入力と出力に独立した DMA イベント

        • 高速シリアル・インターフェイス

      • PCI Express® 2.0ポート、PHY 内蔵
        • シングル・レーンの Gen2 準拠ポート
        • ルート複合 (RC) およびエンドポイント (EP) モード
      • 最大 2 つの USB 2.0 High-Speed デュアル・ロール・ポートで、PHY を内蔵し、次の機能をサポート
        • 次のデュアル・ロール・デバイス (DRD) 機能
          • HS (480Mbps) および FS (12Mbps) 速度の USB 2.0 ペリフェラル (またはデバイス)
          • HS (480Mbps)、FS (12Mbps)、LS (1.5Mbps) 速度の USB 2.0 ホスト
          • USB 2.0 の静的ペリフェラルおよび静的ホスト動作
        • 次の機能を持つ xHCI コントローラ
          • ホスト・モードで xHCI 仕様 (リビジョン 1.1) 互換
          • すべての転送モード (制御、バルク、割り込み、アイソクロナス)
          • 各 15 の送信 (TX) および受信 (RX) エンドポイント (EP)、1 つの双方向 EP0 エンドポイント

        • フラッシュ・メディア・インターフェイス

      • QSPI™(XIP 搭載) および最大 4 つのチップ・セレクトで、次の機能をサポート
        • メモリ・マップ直接モード動作により、フラッシュ・データを転送し、フラッシュ・メモリからコードを実行 (XIP)
        • 最大 96MHz までサポート
        • ECC 付きの内部 SRAM バッファ
        • 高速の読み取りデータ・キャプチャ機構
      • 2 つのマルチメディア・カード (MMC) およびセキュア・デジタル (SD) ポート
        • JEDEC JESD84 v4.5-A441 と、SDA3.00 標準の SD3.0 物理レイヤをサポート
        • MMC0 は 3.3V I/O で次のものに対応
          • SD DS および HS モード
          • eMMC モードで最高 48MHz の HS-SDR
        • MMC1 は eMMC 用に 1.8V I/O モードをサポート、最高 48MHz、4 および 8 ビットのバス幅で HS-SDR および DDR に対応

        • オーディオ・ペリフェラル

      • 3 つのマルチチャネル・オーディオ・シリアル・ポート (McASP) ペリフェラル
        • 最高 50MHz の送信および受信クロック
        • McASP ごとに、2 つの独立したクロック・ゾーンと、独立した送信および受信クロック
        • McASP0、McASP1、McASP2 用に、それぞれ 16、10、6 本のシリアル・データ・ピン
        • TDM、I2S、および類似フォーマットをサポート
        • DIT モードをサポート
        • 内蔵の FIFO バッファによりシステム・トラフィックを最適化
      • マルチチャネルのバッファ付き・シリアル・ポート (McBSP)
        • 最高 50MHz の送信および受信クロック
        • 2 つのクロック・ゾーンと 2 つのシリアル・データ・ピン
        • TDM、I2S、および類似フォーマットをサポート

        • 車載用ペリフェラル

      • 2 つの CAN (Controller Area Network) ポート
        • CAN v2.0 Part A、B (ISO 11898-1) プロトコルをサポート
        • 最高 1Mbps のビット・レート
        • デュアル・クロック・ソース
        • メッセージ RAM の ECC 保護
      • 1 つのメディア・ローカル・バス (MLB)
        • 3 ピン (MOST50、1024 × Fs まで) および 6 ピン (MOST150、2048 × Fs まで) バージョンの MediaLB®物理レイヤ仕様 v4.2 をサポート
        • 64 の論理チャネル上で、すべての種類のデータ転送をサポート (同期ストリーム、アイソクロナス、非同期パケット、制御メッセージ)
        • 3 線式の MOST 150 プロトコルをサポート

        • リアルタイム制御インターフェイス

      • 6 つの拡張高分解能パルス幅変調 (eHRPWM) モジュール、各カウンタが次のものをサポート
        • 周期および周波数制御機能付きの専用 16 ビット・タイム・ベース
        • シングル・エッジ動作の 2 つの独立した PWM 出力
        • デュアル・エッジ対称動作の 2 つの独立した PWM 出力
        • デュアル・エッジ非対称動作の 1 つの独立した PWM 出力
      • 2 つの 32 ビット拡張キャプチャ・モジュール (eCAP)
        • 1 つのキャプチャ入力、または 1 つの補助 PWM 出力構成オプションに対応
        • 4 つのイベント・タイムスタンプ・レジスタ (各 32 ビット)
        • 4 つのイベントのいずれかが発生したときの割り込み
      • 3 つの 32 ビット拡張直交パルス・エンコーダ・モジュール (eQEP)、それぞれが次の機能をサポート
        • 直交デコード
        • 位置測定用の位置カウンタおよび制御ユニット
        • 速度および周波数測定用のユニット・タイム・ベース

        • 一般的な接続機能

      • 3 つの I2C (Inter-Integrated Circuit) インターフェイス、それぞれが次の機能をサポート
        • Standard (最高 100kHz) および
          Fast (最高 400kHz) モード
        • 7 ビット・アドレッシング・モード
        • 最大 4M ビットの EEPROM サイズに対応
      • 4 つのシリアル・ペリフェラル・インターフェイス (SPI)、それぞれが次の機能をサポート
        • マスタ・モードでは 最高 50MHz、スレーブ・モードでは最高 25MHz で動作
        • 2 つのチップ・セレクト
      • 3 つの UART インターフェイス
        • すべての UART は 16C750 互換で、最高 3M ボーで動作
        • UART0 は完全なモデム制御付き、DSR、DTR、DCD、RI 信号付きの 8 ピンをサポート
        • UART1 および UART2 は 4 ピンのインターフェイス
      • 汎用 I/O (GPIO)
        • 最大 212 の GPIO が他のインターフェイスと多重化
        • 割り込みピンとして構成可能

        • タイマおよびその他のモジュール

      • 7 つの 64 ビット・タイマ
        • Arm A15 および DSP コア専用の、2 つの 64 ビット・タイマ (コアごとに 1 つのタイマ)
          • ウォッチドッグおよび汎用 (GP)
        • 4 つの 64 ビット・タイマは汎用目的に共有
          • 各 64 ビット・タイマは 2 つの独立した 32 ビット・タイマとして構成可能
          • PMMC 専用の 1 つの 64 ビット・タイマ
          • 2 つのタイマ入力/出力ピンのペア
        • プロセッサ間通信
          • メッセージ・マネージャによりマルチプロセッサから PMMC へのアクセスをサポート
            • 論理キューとの間で、メッセージのプッシュおよびポップのハードウェア・アクセラレーションをサポート
            • 最大 64 のキューと 128 のメッセージをサポート
          • 最大 64 の独立したセマフォと 16 のマスタ (デバイス・コア) を持つセマフォ・モジュール
        • 128 (2 × 64) チャネルと 1024 (2 × 512) PaRAM エントリを持つ EDMA

          • Keystone II システム・オン・チップ (SoC) アーキテクチャ

        • セキュリティ
          • 汎用 (GP) および高セキュリティ (HS) デバイスに対応
          • セキュア・ブートのサポート
          • 顧客セカンダリ・キーのサポート
          • 顧客キー用の 4KB の OTP (One-Time Programmable) ROM
        • パワー・マネージメント
          • パワー・マネージメント・マイクロコントローラ (PMMC) 技術を統合
        • UART、I2C、SPI、GPMC、SD または eMMC、USB デバイスのファームウェア・アップグレード v1.1、 PCIe®、イーサネット・インターフェイスからの 1 次ブートをサポート
        • Arm CoreSight™サポートおよびトレース機能を搭載した Keystone II デバッグ・アーキテクチャ

          • 動作温度 (TJ)：

        • -40°C～125°C (車載用)
        • -40°C～105°C (拡張)
        • -0°C～90°C (民生用)