JAJSRW8
November 2023
ADC34RF55
PRODUCTION DATA
1
1
特長
2
アプリケーション
3
概要
4
Pin Configuration and Functions
5
Specifications
5.1
Absolute Maximum Ratings
5.2
ESD Ratings
5.3
Recommended Operating Conditions
5.4
Thermal Information
5.5
Electrical Characteristics - Power Consumption
5.6
Electrical Characteristics - DC Specifications
5.7
Electrical Characteristics - AC Specifications (Dither DISABLED)
5.8
Electrical Characteristics - AC Specifications (Dither ENABLED)
5.9
Timing Requirements
5.10
Typical Characteristics
6
Detailed Description
6.1
Overview
6.2
Functional Block Diagram
6.3
Feature Description
6.3.1
Analog Inputs
6.3.1.1
Input Bandwidth and Full-Scale
6.3.1.2
Input Imbalance
6.3.1.3
Over Range Indication
6.3.1.4
Analog out-of-band dither
6.3.2
Sampling Clock Input
6.3.3
ADC Foreground Calibration
6.3.3.1
Calibration Control
6.3.3.2
ADC Switch
6.3.3.3
Calibration Configuration
6.3.4
SYSREF
6.3.4.1
SYSREF Capture Detection
6.3.5
Decimation Filter
6.3.5.1
Decimation Filter Response
6.3.5.2
Decimation Filter Configuration
6.3.5.3
20-bit Output Mode
6.3.5.4
Numerically Controlled Oscillator (NCO)
6.3.5.5
NCO Frequency Programming Using the SPI Interface
6.3.5.6
Fast Frequency Hopping
6.3.5.6.1
Fast frequency hopping using the GPIO1/2 pins
6.3.5.6.2
Fast frequency hopping using GPIO1/2, SEN and SDATA pins
6.3.5.6.3
Fast frequency hopping using the fast SPI
6.3.6
JESD204B Interface
6.3.6.1
JESD204B Initial Lane Alignment (ILA)
6.3.6.1.1
SYNC Signal
6.3.6.2
JESD204B Frame Assembly
6.3.6.2.1
JESD204B Frame Assembly in Bypass Mode
6.3.6.2.2
JESD204B Frame Assembly with Real Decimation - Single Band
6.3.6.2.3
JESD204B Frame Assembly with Complex Decimation - Single Band
6.3.6.2.4
JESD204B Frame Assembly with Decimation - Dual Band
6.3.6.3
SERDES Output MUX
6.3.7
Test Pattern
6.3.7.1
Transport Layer
6.3.7.2
Link Layer
6.3.7.3
Internal Capture Memory Buffer
6.4
Device Functional Modes
6.4.1
Bypass Mode
6.4.2
Digital Averaging
6.5
Programming
6.5.1
GPIO Pin Control
6.5.2
Configuration using the SPI interface
6.5.2.1
Register Write
6.5.2.2
Register Read
6.6
Register Maps
6.6.1
Detailed Register Description
7
Application Information Disclaimer
7.1
Application Information
7.2
Typical Application
7.2.1
Wideband RF Sampling Receiver
7.2.2
Design Requirements
7.2.2.1
Input Signal Path
7.2.2.2
Clocking
7.2.3
Detailed Design Procedure
7.2.3.1
Sampling Clock
7.2.4
Application Curves
7.3
Initialization Set Up
7.3.1
Initial Device Configuration After Power-Up
7.3.1.1
STEP 1: RESET
7.3.1.2
STEP 2: Device Configuration
7.3.1.3
STEP 3: JESD Interface Configuration (1)
7.3.1.4
STEP 4: SYSREF Synchronization
7.3.1.5
STEP 5: JESD Interface Configuration (2)
7.3.1.6
STEP 6: Analog Trim Settings
7.3.1.7
STEP 7: Calibration Configuration
7.3.1.8
STEP 8: SYSREF Synchronization
7.3.1.9
STEP 9: Run Power up Calibration
7.3.1.10
Step 10: JESD Interface Synchronization
7.3.1.11
Step 11: NCO Configuration
7.4
Power Supply Recommendations
7.5
Layout
7.5.1
Layout Guidelines
7.5.2
Layout Example
8
Device and Documentation Support
8.1
デバイスのサポート
8.1.1
サード・パーティ製品に関する免責事項
8.2
ドキュメントの更新通知を受け取る方法
8.3
サポート・リソース
8.4
Trademarks
8.5
静電気放電に関する注意事項
8.6
用語集
9
Revision History
10
Mechanical, Packaging, and Orderable Information
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
RTD|64
MPQF141C
サーマルパッド・メカニカル・データ
RTD|64
QFND625
発注情報
jajsrw8_oa
1
特長
14 ビット、クワッド チャネル、3GSPS ADC
最大出力レート:1.5GSPS
ノイズ・スペクトル密度:
平均化なしで -156dBFS/Hz
2 倍の平均化で -158dBFS/Hz
シングル・コア (非インターリーブ) ADC アーキテクチャ
アパーチャ・ジッタ:50fs
低いクローズイン残留位相ノイズ:
-127dBc/Hz (10kHz オフセット時)
スペクトラム性能 (f
IN
= 0.9GHz、-4dBFS 時):
2 倍の内部平均化
SNR:62.3dBFS
SFDR HD2、3:63dBc
SFDR の最大スプリアス:85dBFS
スペクトラム性能 (f
IN
= 1.8GHz、-4dBFS 時):
2 倍の内部平均化
SNR:63dBFS
SFDR HD2、3:68dBc
SFDR の最大スプリアス:86dBFS
入力フルスケール:1.1、1.35Vpp (2、3.5dBm)
コード・エラー・レート (CER):10
-15
フルパワー入力帯域幅 (-3dB):2.75GHz
JESD204B シリアル・データ・インターフェイス
最大レーン速度:13Gbps
サブクラス 1 の確定的レイテンシをサポート
デジタル・ダウンコンバータ
ADC チャネルごとに最大 2 つの DDC
複雑な出力:4 倍~128 倍のデシメーション (間引き)
48 ビット NCO による位相コヒーレント周波数ホッピング
高速周波数ホッピング:1μs 未満
消費電力:1.2W/チャネル
電源:1.8V、1.2V