JAJSVE1 September   2024 ADC3669

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性 - 消費電力
    6. 5.6  電気的特性 - DC 仕様
    7. 5.7  電気的特性 - AC 仕様 (ADC3668 - 250MSPS)
    8. 5.8  電気的特性 - AC 仕様 (ADC3669 - 500MSPS)
    9. 5.9  タイミング要件
    10. 5.10 代表的特性、ADC3668
    11. 5.11 代表的特性、ADC3669
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 ナイキスト ゾーン選択
        2. 7.3.1.2 アナログ フロント エンド設計
      2. 7.3.2 サンプリング クロック入力
      3. 7.3.3 複数チップの同期
        1. 7.3.3.1 SYSREF モニタ
      4. 7.3.4 タイムスタンプ
      5. 7.3.5 オーバーレンジ
      6. 7.3.6 外部電圧リファレンス
      7. 7.3.7 デジタル ゲイン
      8. 7.3.8 デシメーション フィルタ
        1. 7.3.8.1 特長あるデシメーション比
        2. 7.3.8.2 デシメーション フィルタ応答
        3. 7.3.8.3 デシメーション フィルタ構成
        4. 7.3.8.4 数値制御発振器 (NCO)
      9. 7.3.9 デジタル インターフェイス
        1. 7.3.9.1 パラレル LVDS (DDR)
        2. 7.3.9.2 デシメーション付きシリアル LVDS (SLVDS)
        3. 7.3.9.3 出力データ フォーマット
        4. 7.3.9.4 32 ビット出力分解能
        5. 7.3.9.5 出力 MUX
        6. 7.3.9.6 テスト・パターン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 低レイテンシ モード
      2. 7.4.2 デジタル チャネル平均化
      3. 7.4.3 パワーダウン モード
    5. 7.5 プログラミング
      1. 7.5.1 GPIO のプログラミング
      2. 7.5.2 レジスタ書き込み
      3. 7.5.3 レジスタ読み出し
      4. 7.5.4 デバイスのプログラミング
      5. 7.5.5 レジスタ マップ
      6. 7.5.6 レジスタの詳細説明
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 広帯域スペクトラム アナライザ
      2. 8.2.2 設計要件
        1. 8.2.2.1 入力信号パス
        2. 8.2.2.2 クロック供給
      3. 8.2.3 詳細な設計手順
        1. 8.2.3.1 サンプリング クロック
      4. 8.2.4 アプリケーション特性の波形
      5. 8.2.5 初期化セットアップ
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.9.1 パラレル LVDS (DDR)

パラレル LVDS は、デシメーション バイパス モードで使用します。図 7-55 に示すように、チャネル A の 16 ビットはすべて DCLK の立ち上がりエッジで送信され、チャネル B の 16 ビットは DCLK の立ち下がりエッジで送信されます。

ADC3668 ADC3669 DDR LVDS モードでの出力データ フォーマット図 7-55 DDR LVDS モードでの出力データ フォーマット