JAJSVE1 September   2024 ADC3669

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性 - 消費電力
    6. 5.6  電気的特性 - DC 仕様
    7. 5.7  電気的特性 - AC 仕様 (ADC3668 - 250MSPS)
    8. 5.8  電気的特性 - AC 仕様 (ADC3669 - 500MSPS)
    9. 5.9  タイミング要件
    10. 5.10 代表的特性、ADC3668
    11. 5.11 代表的特性、ADC3669
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 ナイキスト ゾーン選択
        2. 7.3.1.2 アナログ フロント エンド設計
      2. 7.3.2 サンプリング クロック入力
      3. 7.3.3 複数チップの同期
        1. 7.3.3.1 SYSREF モニタ
      4. 7.3.4 タイムスタンプ
      5. 7.3.5 オーバーレンジ
      6. 7.3.6 外部電圧リファレンス
      7. 7.3.7 デジタル ゲイン
      8. 7.3.8 デシメーション フィルタ
        1. 7.3.8.1 特長あるデシメーション比
        2. 7.3.8.2 デシメーション フィルタ応答
        3. 7.3.8.3 デシメーション フィルタ構成
        4. 7.3.8.4 数値制御発振器 (NCO)
      9. 7.3.9 デジタル インターフェイス
        1. 7.3.9.1 パラレル LVDS (DDR)
        2. 7.3.9.2 デシメーション付きシリアル LVDS (SLVDS)
        3. 7.3.9.3 出力データ フォーマット
        4. 7.3.9.4 32 ビット出力分解能
        5. 7.3.9.5 出力 MUX
        6. 7.3.9.6 テスト・パターン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 低レイテンシ モード
      2. 7.4.2 デジタル チャネル平均化
      3. 7.4.3 パワーダウン モード
    5. 7.5 プログラミング
      1. 7.5.1 GPIO のプログラミング
      2. 7.5.2 レジスタ書き込み
      3. 7.5.3 レジスタ読み出し
      4. 7.5.4 デバイスのプログラミング
      5. 7.5.5 レジスタ マップ
      6. 7.5.6 レジスタの詳細説明
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 広帯域スペクトラム アナライザ
      2. 8.2.2 設計要件
        1. 8.2.2.1 入力信号パス
        2. 8.2.2.2 クロック供給
      3. 8.2.3 詳細な設計手順
        1. 8.2.3.1 サンプリング クロック
      4. 8.2.4 アプリケーション特性の波形
      5. 8.2.5 初期化セットアップ
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.4.2 デジタル チャネル平均化

ADC366x は、デジタル チャネル平均化機能を備えているため、ADC のダイナミック レンジを改善できます (図 7-67 を参照)。2 つの ADC 入力に外部から同じ入力信号が印加され、2 つの ADC の出力は内部で平均化されます。平均化により、無相関ノイズ (すなわち、ADC の熱ノイズ) は 3dB 改善されますが、相関ノイズ (すなわち、クロック パスのジッタ、リファレンス ノイズ) は影響を受けません。したがって、平均化によって、低い入力周波数では、3dB 近い改善がありますが、クロックのジッタが SNR を支配する高い入力周波数では改善が少なくなります。DDC MUX 選択レジスタを使用すると、デジタル平均化ブロックからの出力を、チャネル A または B のデジタル出力に直接出力するか、あるいはデジタル デシメーション フィルタに接続するかを選択できます。

ADC3668 ADC3669 デジタル チャネル平均化の図図 7-67 デジタル チャネル平均化の図

デジタル平均化は、次のレジスタ書き込みでイネーブルになります。

表 7-15 ChA の 2x AVG 出力のレジスタ書き込みの例
ADDR データ 説明
0x162 0x04 複素デシメーションを有効にします
0x163 0x02 「2x 平均出力 ((ChA + ChB)/2)」から入力するように <DDC0 MUX> を構成します
0x169 0x20 <NUM of DDCS> を 1 (シングル DDC モード) に、<COMMON DECIMATION> を 0 (DDC バイパス) に設定します。

デジタル平均化を行うと、非相関ノイズの寄与が 2x AVG によって 3dB 改善されますが、相関ノイズは平均化により改善されません。支配的なノイズ源のいくつかは、クロックのジッタ (外部または最初のクロック入力バッファ) や電源ノイズのように相関があります。しかし、他の要因 (ADC の熱ノイズやクロック分配バッファなど) は、非相関です。図 7-68～図 7-71 に、平均化なしと 2x 内部平均化との FFT の比較を示します。

信号対雑音比：ADC のフルスケールに近い値で動作している場合、SNR の制限の一部はジッタによるものであり、SNR の改善は 3dB (2x AVG) に達しません。入力のフルスケールを小さくすると、SNR に対するクロック ジッタの影響は小さくなり、SNR の改善は 2x AVG によって 3dB に近づいてきます。デジタル デシメーションを使用しても同じ現象が観察できます。デシメーション係数が増加すると、入力信号の振幅を小さくしない限り、近接ノイズ (相関ノイズ) がより支配的なノイズになります。

SFDR：低次高調波 (HD2-HD5) および IMD3 の振幅は、通常、ADC 全体で類似しているため、平均化による改善は小さくなります。

ADC3668 ADC3669 FFT - AVG なし(FIN = 105MHz、AIN = -1dBFS)
SNR = 75.3dBFS
図 7-68 FFT - AVG なし
(FIN = 105MHz、AIN = -1dBFS)
ADC3668 ADC3669 FFT - AVG なし(FIN = 105MHz、AIN = -20dBFS)
SNR = 76.4dBFS
図 7-70 FFT - AVG なし
(FIN = 105MHz、AIN = -20dBFS)
ADC3668 ADC3669 FFT - 2× AVG(FIN = 105MHz、AIN = -1dBFS)
SNR = 77.4dBFS
図 7-69 FFT - 2× AVG
(FIN = 105MHz、AIN = -1dBFS)
ADC3668 ADC3669 FFT - 2× AVG(FIN = 105MHz、AIN = -20dBFS)
SNR = 78.9dBFS
図 7-71 FFT - 2× AVG
(FIN = 105MHz、AIN = -20dBFS)