JAJSVE1A September   2024  – January 2025 ADC3668 , ADC3669

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - 消費電力
    6. 6.6  電気的特性 - DC 仕様
    7. 6.7  電気的特性 - AC 仕様 (ADC3668 - 250MSPS)
    8. 6.8  電気的特性 - AC 仕様 (ADC3669 - 500MSPS)
    9. 6.9  タイミング要件
    10. 6.10 代表的特性、ADC3668
    11. 6.11 代表的特性、ADC3669
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 アナログ入力
        1. 8.3.1.1 ナイキスト ゾーン選択
        2. 8.3.1.2 アナログ フロント エンド設計
      2. 8.3.2 サンプリング クロック入力
      3. 8.3.3 複数チップの同期
        1. 8.3.3.1 SYSREF モニタ
      4. 8.3.4 タイムスタンプ
      5. 8.3.5 オーバーレンジ
      6. 8.3.6 外部電圧リファレンス
      7. 8.3.7 デジタル ゲイン
      8. 8.3.8 デシメーション フィルタ
        1. 8.3.8.1 特長あるデシメーション比
        2. 8.3.8.2 デシメーション フィルタ応答
        3. 8.3.8.3 デシメーション フィルタ構成
        4. 8.3.8.4 数値制御発振器 (NCO)
      9. 8.3.9 デジタル インターフェイス
        1. 8.3.9.1 パラレル LVDS (DDR)
        2. 8.3.9.2 デシメーション付きシリアル LVDS (SLVDS)
          1. 8.3.9.2.1 SLVDS - ステータス ビットの挿入
        3. 8.3.9.3 出力データ フォーマット
        4. 8.3.9.4 32 ビット出力分解能
        5. 8.3.9.5 出力スクランブラ
        6. 8.3.9.6 出力 MUX
        7. 8.3.9.7 テスト・パターン
    4. 8.4 デバイスの機能モード
      1. 8.4.1 低レイテンシ モード
      2. 8.4.2 デジタル チャネル平均化
      3. 8.4.3 パワーダウン モード
    5. 8.5 プログラミング
      1. 8.5.1 GPIO のプログラミング
      2. 8.5.2 レジスタ書き込み
      3. 8.5.3 レジスタ読み出し
      4. 8.5.4 デバイスのプログラミング
      5. 8.5.5 レジスタ マップ
      6. 8.5.6 レジスタの詳細説明
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 広帯域スペクトラム アナライザ
      2. 9.2.2 設計要件
        1. 9.2.2.1 入力信号パス
        2. 9.2.2.2 クロック供給
      3. 9.2.3 詳細な設計手順
        1. 9.2.3.1 サンプリング クロック
      4. 9.2.4 アプリケーション特性の波形
      5. 9.2.5 初期化セットアップ
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.3.3.1 SYSREF モニタ

セットアップ時間とホールド時間を最大化するため、SYSREF 入力信号の立ち上がりエッジは、サンプリング クロックの立ち下がりエッジとエッジをそろえる必要があります。SYSREF 信号は、サンプリング クロックの立ち上がりエッジから 60ps 後に内部的にサンプリングされます。

デバイスには、内部 SYSREF 監視回路が搭載されており、SYSREF のサンプリングの瞬間付近での SYSREF ロジック レベルの不安定性を検出します。この不安定性は、デバイス間の不整合につながる可能性があります。SYSREF 監視回路は、SYSREF ロジック状態の遷移が、サンプリング クロックの立ち上がりエッジから -60ps～+140ps の範囲内であるかどうかを検出することにより、SYSREF / クロックの不整合に関する情報を提供します。この回路は、以下に示す SYSREF ウィンドウに対応する SYSREF XOR フラグの 1 つを検出してフラグを立てます。

  • ウィンドウ XOR1：SYSREF がサンプル クロックより 20～60ps 先行
  • ウィンドウ XOR2：SYSREF がサンプル クロックより 20ps～0ps 先行、または SYSREF がサンプル クロックより 0～20ps 遅延
  • ウィンドウ XOR3：SYSREF がサンプル クロックより最大 20～60ps 遅延
  • ウィンドウ XOR4：SYSREF がサンプル クロックより 60～100ps 遅延
  • ウィンドウ XOR5：SYSREF がサンプル クロックより 100～140ps 遅延

SYSREF モニタ レジスタは、SYSREF の立ち上がりエッジごとに更新されます。<SYSREF DET> レジスタ (D6) はスティッキー (SYSREF エッジが検出されたことを通知) であり、手動でクリアする必要があります。

ADC3668 ADC3669 SYSREF 検出回路 図 8-17 SYSREF 検出回路

図 8-18 の例では、SYSREF 信号の整列がずれており、サンプリング クロックの立ち下がりエッジよりもはるかに後で SYSREF 信号が到着した状況を示しています。この例では、遅延した SYSREF 信号は「B」と「C」のフリップフロップの間で遷移し、XOR2 フラグを発生させます。この XOR フラグは、レジスタ 0x140 で通知されます。この例では、表 8-3 に示すように、レジスタ 0x140 を読み出すと 0x62 が得られます。

ADC3668 ADC3669 キャプチャ ウィンドウ内での SYSREF 遷移の検出 図 8-18 キャプチャ ウィンドウ内での SYSREF 遷移の検出
表 8-3 SYSREF ウィンドウ レジスタの例 (0x140)
ADDR D7 D6 D5 D4 D3 D2 D1 D0
0x140 0 SYSREF DET SYSREF OR SYSREF X5 SYSREF X4 SYSREF X3 SYSREF X2 SYSREF X1
0 1 1 0 0 0 1 0