JAJSVE1 September   2024 ADC3669

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性 - 消費電力
    6. 5.6  電気的特性 - DC 仕様
    7. 5.7  電気的特性 - AC 仕様 (ADC3668 - 250MSPS)
    8. 5.8  電気的特性 - AC 仕様 (ADC3669 - 500MSPS)
    9. 5.9  タイミング要件
    10. 5.10 代表的特性、ADC3668
    11. 5.11 代表的特性、ADC3669
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 ナイキスト ゾーン選択
        2. 7.3.1.2 アナログ フロント エンド設計
      2. 7.3.2 サンプリング クロック入力
      3. 7.3.3 複数チップの同期
        1. 7.3.3.1 SYSREF モニタ
      4. 7.3.4 タイムスタンプ
      5. 7.3.5 オーバーレンジ
      6. 7.3.6 外部電圧リファレンス
      7. 7.3.7 デジタル ゲイン
      8. 7.3.8 デシメーション フィルタ
        1. 7.3.8.1 特長あるデシメーション比
        2. 7.3.8.2 デシメーション フィルタ応答
        3. 7.3.8.3 デシメーション フィルタ構成
        4. 7.3.8.4 数値制御発振器 (NCO)
      9. 7.3.9 デジタル インターフェイス
        1. 7.3.9.1 パラレル LVDS (DDR)
        2. 7.3.9.2 デシメーション付きシリアル LVDS (SLVDS)
        3. 7.3.9.3 出力データ フォーマット
        4. 7.3.9.4 32 ビット出力分解能
        5. 7.3.9.5 出力 MUX
        6. 7.3.9.6 テスト・パターン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 低レイテンシ モード
      2. 7.4.2 デジタル チャネル平均化
      3. 7.4.3 パワーダウン モード
    5. 7.5 プログラミング
      1. 7.5.1 GPIO のプログラミング
      2. 7.5.2 レジスタ書き込み
      3. 7.5.3 レジスタ読み出し
      4. 7.5.4 デバイスのプログラミング
      5. 7.5.5 レジスタ マップ
      6. 7.5.6 レジスタの詳細説明
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 広帯域スペクトラム アナライザ
      2. 8.2.2 設計要件
        1. 8.2.2.1 入力信号パス
        2. 8.2.2.2 クロック供給
      3. 8.2.3 詳細な設計手順
        1. 8.2.3.1 サンプリング クロック
      4. 8.2.4 アプリケーション特性の波形
      5. 8.2.5 初期化セットアップ
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.5.6 レジスタの詳細説明

図 7-74 レジスタ 0x25
7 6 5 4 3 2 1 0
0 0 0 CFG RDY 0 0 0 0
表 7-19 レジスタ 0x25 のフィールドの説明
ビット フィールド タイプ リセット 概要
7-5 0 R/W 0 0 を書き込む必要があります
0 CFG RDY R/W 0 このビットは、HW リセット後の内部ヒューズのロード状態を示します。
0：ヒューズのロードが未完了
1：ヒューズがロードされ、適用され、デバイスはプログラミングの準備ができています。
3-0 0 R/W 0 0 を書き込む必要があります
図 7-75 レジスタ 0x100
76543210
0000000リセット
表 7-20 レジスタ 0x100 のフィールドの説明
ビットフィールドタイプリセット概要
7-10R/W00 を書き込む必要があります
0リセットR/W0このビットは、すべての内部レジスタをデフォルト値にリセットして、0 にセルフ クリアします。
図 7-76 レジスタ 0x101
7 6 5 4 3 2 1 0
0 0 0 GBL PDN 0 0 0 0
表 7-21 レジスタ 0x101 のフィールドの説明
ビットフィールドタイプリセット概要
7-50R/W00 を書き込む必要があります
4GBL PDNR/W0グローバル パワー ダウン。このビットは、デバイス全体の電源をオフにします。この機能は、GPIO ピン (0x146、D4～D0) でも利用できます。
0：通常動作
1：デバイスはグローバル パワー ダウン モード
3-0 0 R/W 0 0 を書き込む必要があります
図 7-77 レジスタ 0x102
7 6 5 4 3 2 1 0
0 SYSREF DET CLR 0 0 0 0 0 0
表 7-22 レジスタ 0x102 のフィールドの説明
ビットフィールドタイプリセット概要
70R/W00 を書き込む必要があります
6SYSREF DET CLRR/W0このビットは、SYSREF DET フラグ (0x140、D6) をリセットします。
0：通常動作
1：SYSREF DET フラグがリセットされます。
5-00R/W00 を書き込む必要があります
図 7-78 レジスタ 0x104
7 6 5 4 3 2 1 0
0 0 0 0 0 0 CHB TERM CHA TERM
表 7-23 レジスタ 0x104 のフィールドの説明
ビットフィールドタイプリセット概要
7-20R/W00 を書き込む必要があります
1CHB TERMR/W0CHB の内部終端。このビットは、チャネル B の内部終端を設定します。
0：100Ω 差動終端
1：200Ω 差動終端
0CHA TERMR/W0CHA 内部終端。このビットは、チャネル A の内部終端を設定します。
0：100Ω 差動終端
1：200Ω 差動終端
表 7-24 レジスタ 0x10A
76543210
00000OVR CLROVR STICKY
表 7-25 レジスタ 0x10A のフィールドの説明
ビットフィールドタイプリセット概要
7-30R/W00 を書き込む必要があります
2-1OVR CLRR/W0これは、スティッキー ビットをクリアするのに便利です。値 0x2 を設定すると、スティッキー OVR がクリアされます。
0OVR STICKYR/W0このビットは OVR をスティッキーにします。
0：OVR はスティッキーでない (<OVR LENGTH> に基づいて更新)
1：OVR はスティッキーである (<OVR CLR> を使用してリセット)
表 7-26 レジスタ 0x10B
76543210
OVR LENGTH
表 7-27 レジスタ 0x10B のフィールドの説明
ビットフィールドタイプリセット概要
7-0OVR LENGTHR/W0これは、OVR パルスの拡張を制御します。このフィールドは、クロック サイクル数に基づいて拡張幅を指定します。
たとえば 0x0F は、OVR の長さを 16 クロック サイクルに設定します。
図 7-79 レジスタ 0x110
76543210
LVDS TERM0LVDS HALF SWING000SWAP CH0
表 7-28 レジスタ 0x110 のフィールドの説明
ビットフィールドタイプリセット概要
7LVDS TERMR/W0このビットは、LVDS 終端抵抗を設定します。このビットをセットすると、100Ω 終端が有効になります。デフォルトの終端抵抗は 50Ω です
60R/W00 を書き込む必要があります
5LVDS HALF SWINGR/W0このビットは、LVDS 出力スイングを 50% 減少させて、消費電力を低減します。
0：通常出力スイング
1：出力スイング低減
4-20R/W00 を書き込む必要があります
1SWAP CHR/W1このビットは、内部でチャネル A とチャネル B を交換します。
0：チャネル A とチャネル B を交換
1：通常動作
00R/W00 を書き込む必要があります
図 7-80 レジスタ 0x111/0x112
76543210
LVDS DATA INV [7:0]
LVDS DATA INV [15:8]
表 7-29 レジスタ 0x111/0x112 のフィールドの説明
ビットフィールドタイプリセット概要
7-0LVDS DATA INV [15:0]R/W0表 7-30 に示すように、これらのビットを使うと、個別の LVDS 出力レーンの極性を反転できます。
0：ピン配置図に示す極性。
1：極性を反転
表 7-30 LVDS データ反転レジスタのレーン割り当て
REG ADDR 0x10F 0x10E
REG BIT D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0
LVDS OUTPUT LANE 15 14 13 12 11 10 9 8 0 1 2 3 4 5 6 7
図 7-81 レジスタ 0x113/0x114
76543210
LVDS PDN [14:8]0
0 0 0 0 0 0 0 LVDS PDN [15]
表 7-31 レジスタ 0x113/0x114 のフィールドの説明
ビットフィールドタイプリセット概要
7-0LVDS PDN [15:8]R/W0これらのレジスタ ビットは、個別の LVDS 出力レーンの電源をオフにして、LVDS ピンを高インピーダンス状態にします (たとえば 0x113、D7 は、出力レーン 14 の電源をオフにします)。残りの LVDS レーン (0～7) のパワー ダウン レジスタは、レジスタ 0x691/0x692 にあります。
0：通常動作
1：LVDS 出力レーンは電源オフ
7-00R/W00 を書き込む必要があります
図 7-82 レジスタ 0x115
7 6 5 4 3 2 1 0
0 0 0 0 FCLK DC FCLK DIS 0 0
表 7-32 レジスタ 0x115 のフィールドの説明
ビットフィールドタイプリセット概要
7-40R/W00 を書き込む必要があります
3FCLK DCR/W0このビットを使用して、FCLK デューティ サイクルを調整できます。
0：出力サンプルの開始時に、FCLK は 1 DCLK サイクルの間 High を維持します。
1：FCLK は、出力サンプルの 50% の間 High を維持します
2FCLK DISR/W0このビットは、出力 FCLK をディセーブルします。FCLK はレーン DOUT0 で送信されます。16 レーンすべてを使用するデシメーション モードでは、LSB が FCLK に置き換わります。
0：FCLK は LSB データを置き換えて、DOUT0 で送信されます
1：FCLK はディセーブルで、LSB データが DOUT0 で送信されます。
10R/W00 を書き込む必要があります
00R/W00 を書き込む必要があります
図 7-83 レジスタ 0x116
76543210
LVDS MUX ENLVDS SWAP EDGE000LVDS SCR
表 7-33 レジスタ 0x116 のフィールドの説明
ビットフィールドタイプリセット概要
7LVDS MUX ENR/W0このビットは、レジスタ 0x117～0x11E の LVDS 出力マルチプレクサの使用をイネーブルします。
0：LVDS 出力マルチプレクサがディセーブル
1：LVDS 出力マルチプレクサがイネーブル
6LVDS SWAP EDGER/W0このビットは、DCLK の立ち上がりエッジおよび立ち下がりエッジで送信される出力データ ビットを入れ替えます。
0：通常動作
1：立ち上がりエッジと立ち下がりエッジの出力ビットが入れ替わります。
5-30R/W00 を書き込む必要があります
2-0LVDS SCRR/W0このフィールドは、出力データのスクランブルおよび LSB 挿入の設定を制御します
。000：デフォルト動作
001：データは PRBS ビットと XOR されます。この PRBS は LSB 位置に挿入されます。PRBS は、大きい LFSR を使って生成され、すべての実用的なシナリオでランダムとして扱うことができます
010：OVR は LSB 位置に挿入されます
011：OVR は LSB+1 位置に挿入されます
100：データは PRBS ビットと XOR されて、PRBS は LSB+1 位置に挿入されます
101：OVR は LSB+1 位置に挿入され、PRBS は LSB 位置に挿入されます。データは PRBS と XOR されます
110：OVR は LSB+2 位置に挿入され、PRBS は LSB+1 位置に挿入されます。データは PRBS と XOR されます
111：未使用
図 7-84 レジスタ 0x117...0x11E
76543210
DOUT1/3/5/7/9/11/13/15 MUXDOUT0/2/4/6/8/10/12/14 MUX
表 7-34 レジスタ 0x117...0x11E のフィールドの説明
ビットフィールドタイプリセット概要
7-4DOUT1/3/5/7/9/11/13/15 MUXR/W0000これらのビットは、各出力レーンに対するデータ バスの割り当てを構成します。0x116 の <LVDS MUX EN> で D7 をイネーブルにする必要があります。
0000：LVDS レーン DOUTx は、内部デジタル バス レーン DIG0 のデータを伝送します
0001：LVDS レーン DOUTx は、内部デジタル バス レーン DIG1 のデータを伝送します
...
1111：LVDS レーン DOUTx は、内部デジタル バス レーン DIG15 のデータを伝送します
3-0DOUT0/2/4/6/8/10/12/14 MUXR/W0000
図 7-85 レジスタ 0x132
7 6 5 4 3 2 1 0
HIGH FIN 0 0 0 0 0 0 0
表 7-35 レジスタ 0x132 のフィールドの説明
ビット フィールド タイプ リセット 概要
7 HIGH FIN R/W 0 500MHz を超える入力周波数に対して最高の AC 性能を得るには、このビットをセットする必要があります
0：入力周波数 < 500MHz
1：入力周波数 > 500MHz
6-0 0 R/W 0 0 を書き込む必要があります
図 7-86 レジスタ 0x140
76543210
0SYSREF DETSYSREF ORSYSREF X5SYSREF X4SYSREF X3SYSREF X2SYSREF X1
表 7-36 レジスタ 0x140 のフィールドの説明
ビットフィールドタイプリセット概要
70R/W00 を書き込む必要があります
6SYSREF DETR/W0このレジスタは、SYSREF 信号が検出されたかどうかを示します。検出されると、ビットがリセット (0x102、D6) されるか、またはデバイス リセットが発行されるまで、このビットは High のままです
0：SYSREF 信号が検出されません
1：SYSREF 信号が検出されました
5SYSREF ORR/W0このビットは、5 つの SYSREF XOR フラグの論理和 (OR) をとった出力です。
0：SYSREF フラグが立っていません
1：5 つの SYSREF XOR フラグのいずれかが立っています。
4-0SYSREF X5..X1R/W0これらのビットは、SYSREF ウィンドウ監視回路からの XOR フラグです。サンプリング クロックの立ち下がりエッジを使って、SYSREF 信号をキャプチャします。SYSREF 信号の遷移が SYSREF キャプチャの -60/+140ps 以内に発生した場合、適切な XOR フラグが生成されます。これらのビットは、SYSREF の立ち上がりエッジごとに更新されます。
X1：SYSREF がサンプル クロックより 20～60ps 先行
X2：SYSREF がサンプル クロックより 20ps～0ps 先行、または SYSREF がサンプル クロックより 0～20ps 遅延
X3：SYSREF がサンプル クロックより最大 20～60ps 遅延
X4：SYSREF がサンプル クロックより 60～100ps 遅延
X5：SYSREF がサンプル クロックより 100～140ps 遅延
0：SYSREF 遷移が検出されない
1：指定されたウィンドウ内に SYSREF 遷移を検出
図 7-87 レジスタ 0x146
76543210
000GPIO CONFIG
表 7-37 レジスタ 0x146 のフィールドの説明
ビットフィールドタイプリセット概要
7-50R/W00 を書き込む必要があります
4-0GPIO CONFIGR/W0表 7-38 に示すように、これらのレジスタ ビットは、2 つの GPIO ピンの機能を構成します。
表 7-38 GPIO ピンの構成
GPIO CONFIGGPIO1GPIO0
00000未使用SYSREF
00011GLOBAL POWER DOWNSYSREF
00100EXTERNAL REFERENCESYSREF
00101NCO SWITCH1NCO SWITCH0
01000未使用SYSREF
01001OVR CHB/CHASYSREF
01010未使用GLOBAL POWER DOWN
01011OVR CHB/CHAGLOBAL POWER DOWN
10010OVR CHBOVR CHA
その他すべて未使用
図 7-88 レジスタ 0x14A
76543210
0 00PATTERN CLK0TEST PATTERN
表 7-39 レジスタ 0x14A のフィールドの説明
ビットフィールドタイプリセット概要
7-50R/W

0 を書き込む必要があります

4PATTERN CLKR/W0これは、パターン信号ジェネレータのクロックを制御します。このビットをセットすると、パターン ジェネレータ クロックがデシメーション クロックに切り替わります。
0：パターン クロックは ADC サンプリング クロックを使用します
1：パターン クロックは DDC クロックを使用します。
30R/W00 を書き込む必要があります
2-0TEST PATTERNR/W0このフィールドは、注入されるパターンのタイプを制御します。デフォルト値は 0 で、パターン ジェネレータがオフであることを示します。生成されるパターンは 20 ビット幅です。16 ビット分解能モードでは、パターン モードの MSB 16 ビットが送出されます。32 ビット分解能モードでは、生成されたパターンに 12 個の 0 ビットがパディングされて送出されます。
000：テスト パターンを無効化
001：ステップ値 1 のランプ パターン (20 ビット レベル、これは 16 ビット レベルの 1/16 と等価)
010：CUSTOM PATTERN で設定されたステップ値によるランプ パターン。たとえば、16 ビット モードでステップ値 1 のランプ パターンを構成するには、CUSTOM PATTERN を 0x010 に設定する必要があります
011：未使用
100：CUSTOM PATTERN によって設定される静的パターン
101：CUSTOM PATTERN と CUSTOM PATTERN の反転を交互にトグルするパターン
110：CUSTOM PATTERN と 0 を交互にトグルするパターン
111：未使用。
図 7-89 レジスタ 0x14B/0x14C/0x14D
76543210
CUSTOM PATTERN [7:0]
CUSTOM PATTERN [15:8]
0000CUSTOM PATTERN [19:16]
表 7-40 レジスタ 0x14B/0x14C/0x14D のフィールドの説明
ビットフィールドタイプリセット概要
7-0CUSTOM PATTERN [19:0]R/W0このフィールドは、パターン ジェネレータを制御します。これにより、TEST PATTERN の設定に応じて各種の機能を制御します
図 7-90 レジスタ 0x15B
76543210
DIGITAL GAIN CHA [7:0]
表 7-41 レジスタ 0x15B のフィールドの説明
ビットフィールドタイプリセット概要
7-0DIGITAL GAIN CHA [7:0]R/W0このレジスタは、チャネル A のデジタル ゲインを制御します。これは、2 の補数として解釈されます。最大ゲインは、6dB (20 x log (1+(DIGITAL GAIN CHA / 128))) です。
図 7-91 レジスタ 0x15C
76543210
DIGITAL GAIN CHB [7:0]
表 7-42 レジスタ 0x15C のフィールドの説明
ビットフィールドタイプリセット概要
7-0DIGITAL GAIN CHB [7:0]R/W0このレジスタは、チャネル B のデジタル ゲインを制御します。これは、2 の補数として解釈されます。最大ゲインは、6dB (20 x log (1+(DIGITAL GAIN CHB / 128))) です。
図 7-92 レジスタ 0x160
76543210
00000

0

SYSREF MODE
表 7-43 レジスタ 0x160 のフィールドの説明
ビットフィールドタイプリセット概要
7-20R/W00 を書き込む必要があります
1-0SYSREF MODER/W0これは、テスト パターンを含むグローバル SYSREF マスクを制御します。
00：すべての SYSREF パルスを通過させます
01：最初の SYSREF パルスを通過させて、後続のパルスを遮断します
10：すべての SYSREF パルスを遮断します
11：新しい SYSREF パルスを発行します。状態が 11 に遷移するときにパルスが発行されます
図 7-93 レジスタ 0x161
76543210
LVDS SYSREF MASKDDC SYSREF MASKNCO SYSREF MASKTIMER SYSREF MASK
表 7-44 レジスタ 0x161 のフィールドの説明
ビットフィールドタイプリセット概要
7-6LVDS SYSREF MASKR/W0これは、SLVDS ブロックに送られる SYSREF パルスを制御します (デシメーションのみ)。デフォルト設定は 0 で、すべての SYSREF パルスを通過させます。
00：すべての SYSREF パルスを通過させます
01：最初の SYSREF パルスを通過させて、後続のパルスを遮断します
10：すべての SYSREF パルスを遮断します
11：新しい SYSREF パルスを発行します。状態が 11 に遷移するときにパルスが発行されます
5-4DDC SYSREF MASKR/W0これにより、DDC ブロックの SYSREF パルスを制御します。値と機能の対応は、LVDS SYSREF MASK と同じです
3-2NCO SYSREF MASKR/W0これにより、NCO ブロックの SYSREF パルスを制御します。値と機能の対応は、LVDS SYSREF MASK と同じです
1-0TIMER SYSREF MASKR/W0これは、NCO のタイマ ブロックの SYSREF パルスを制御します。値と機能の対応は、LVDS SYSREF MASK と同じです
図 7-94 レジスタ 0x162
76543210
SYSREF TIME STAMP06dB GAIN OVERRIDECOMPLEX DDC ENOUTPUT RESOUTPUT FORMAT
表 7-45 レジスタ 0x162 のフィールドの説明
ビットフィールドタイプリセット概要
7-6SYSREF TIME STAMPR/W0このフィールドを 0x3 に設定すると、SYSREF 入力の LSB を置き換えることができます。OVR_ON_LSB の設定が優先されます。
50R/W00 を書き込む必要があります
4-36dB GAIN OVERRIDER/W0このフィールドは、DDC の 6dB ゲイン設定を制御します。6dB ゲインは、COMPLEX DDC モードでデフォルトで適用されます。これを 0x3 に設定すると、DDC モードに関係なく、DDC 出力に 6dB ゲインが強制されます。これを 0x2 に設定すると、DDC モードに関係なく、ユニティ ゲインが強制されます。
2COMPLEX DDC ENR/W0このビットは、すべての DDC に対して複素デシメーションを有効にします。デシメーション係数は、0x167～0x169 で設定されます
0：実数デシメーション
1：複素デシメーション
1OUTPUT RESR/W0このビットは、出力分解能を 16 ビットから 32 ビットに拡大します
0：16 ビット出力分解能
1：32 ビット出力分解能
0OUTPUT FORMATR/W0このビットは出力形式を選択します
0：出力形式は 2 の補数
1：出力形式はオフセット バイナリ
図 7-95 レジスタ 0x163
76543210
DDC3 MUXDDC2 MUXDDC1 MUXDDC0 MUX
表 7-46 レジスタ 0x163 のフィールドの説明
ビットフィールドタイプリセット概要
7-6DDC3 MUXR/W0これらのレジスタ ビットは、入力データ ソースを個別のデシメーション フィルタに設定します。
00：チャネル B
01：チャネル A
10：2x 平均出力 ((ChA + ChB) / 2)
11：2x 平均出力 ((ChA - ChB) / 2)
5-4DDC2 MUXR/W0これらのレジスタ ビットは、入力データ ソースを個別のデシメーション フィルタに設定します。
00：チャネル A
01：チャネル B
10：2x 平均出力 ((ChA + ChB) / 2)
11：2x 平均出力 ((ChA - ChB) / 2)
3-2DDC1 MUXR/W0これらのレジスタ ビットは、入力データ ソースを個別のデシメーション フィルタに設定します。
00：チャネル B
01：チャネル A
10：2x 平均出力 ((ChA + ChB) / 2)
11：2x 平均出力 ((ChA - ChB) / 2)
1-0DDC0 MUXR/W0これらのレジスタ ビットは、入力データ ソースを個別のデシメーション フィルタに設定します。
00：チャネル A
01：チャネル B
10：2x 平均出力 ((ChA + ChB) / 2)
11：2x 平均出力 ((ChA - ChB) / 2)
図 7-96 レジスタ 0x164
76543210
NCO3 UPDATENCO2 UPDATENCO1 UPDATENCO0 UPDATESEL NEG IM00NCO MODE
表 7-47 レジスタ 0x164 のフィールドの説明
ビットフィールドタイプリセット概要
7NCO3 UPDATER/W0これらのレジスタ ビットが「0」から「1」へ遷移すると、それぞれの NCO の 4 つの NCO 周波数を更新します。
6NCO2 UPDATER/W0
5NCO1 UPDATER/W0
4NCO0 UPDATER/W0
3SEL NEG IMR/W0このフィールドは、負の周波数イメージの選択を制御します。これは、複素 DDC モデルにのみ適用できます。
2-10R/W00 を書き込む必要があります
0NCO MODER/W0このレジスタは、NCO の動作モードを設定します。
0：位相連続
1：無限位相コヒーレント
図 7-97 レジスタ 0x165
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000LOW LATENCY EN0DIS NCO AUTO UPDATENCO SEL ENNCO COMMON UPDATE
表 7-48 レジスタ 0x165 のフィールドの説明
ビットフィールドタイプリセット概要
7-50R/W00 を書き込む必要があります
4LOW LATENCY ENR/W0このビットは、すべてのデジタル機能をバイパスすることにより、低レイテンシ モードをイネーブルします。
0：通常動作
1：低レイテンシ モード イネーブル
30R/W00 を書き込む必要があります
2DIS NCO AUTO UPDATER/W0このレジスタ ビットは、GPIO ピンを使用して NCO を切り替える際の自動更新をディセーブルします
0：通常動作
1：自動切り替えディセーブル
1NCO SEL ENR/W0このビットにより、GPIO ピンの代わりに SPI レジスタ 0x166 を使用して NCO 周波数を選択できるようになります。
0：GPIO ピンによる NCO 周波数選択
1：レジスタ 0x166 による NCO 周波数選択。
0NCO COMMON UPDATER/W0このレジスタ ビットが「0」から「1」へ遷移すると、すべての NCO の 4 つの NCO 周波数を更新します。
図 7-98 レジスタ 0x166
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DDC3 NCO SELDDC2 NCO SELDDC1 NCO SELDDC0 NCO SEL
表 7-49 レジスタ 0x166 のフィールドの説明
ビットフィールドタイプリセット概要
7-6DDC3 NCO SELR/W0これらのビットは、各 DDC/NCO で 4 つの周波数のうちどれがアクティブになるかを選択します。レジスタ 0x165 (D1) の <NCO SEL EN> ビットもセットする必要があります。
5-4DDC2 NCO SELR/W0
3-2DDC1 NCO SELR/W0
1-0DDC0 NCO SELR/W0
図 7-99 レジスタ 0x167/168
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DDC1/3 DECIMATIONDDC0/2 DECIMATION
表 7-50 レジスタ 0x167/0x168 のフィールドの説明
ビットフィールドタイプリセット概要
7-4DDC1/3 DECIMATIONR/W0これらのビットは、異なるデシメーション係数を使用する場合、それぞれの DDC のデシメーション フィルタ係数を設定します。レジスタ 0x169 (D7) のレジスタ <UNEQUAL DECIMATION> も設定する必要があります。
0000：DDC バイパス
0001：1/2 のデシメーション
0010：1/4 のデシメーション
...
1110：1/16384 のデシメーション
1111：1/32768 のデシメーション
3-0DDC0/2 DECIMATIONR/W0
図 7-100 レジスタ 0x169
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UNEQUAL DECIMATION0NUM OF DDCSCOMMON DECIMATION
表 7-51 レジスタ 0x169 のフィールドの説明
ビットフィールドタイプリセット概要
7UNEQUAL DECIMATIONR/W0このビットは、DDC0..3 の構成で異なるデシメーション係数を使用できるようにします。
0：すべての DDC に対する共通デシメーション係数
1：異なるデシメーション係数
60R/W00 を書き込む必要があります
5-4NUM OF DDCSR/W00このレジスタは、アクティブな DDC の数を設定します
00：デュアル DDC モード
01：クワッド DDC モード
10：シングル DDC のみ (内部で 2 倍の平均化を使用する場合のみ有用)
11：未使用
3-0COMMON DECIMATIONR/W0000このレジスタ ビットは、すべてのアクティブな DDC に対するデシメーション フィルタ係数を設定します。
0000：DDC バイパス
0001：1/2 のデシメーション
0010：1/4 のデシメーション
...
1110：1/16384 のデシメーション
1111：1/32768 のデシメーション
図 7-101 レジスタ 0x16B
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000UPDATE NYQUIST ZONE0NYQUIST ZONE
表 7-52 レジスタ 0x16B のフィールドの説明
ビットフィールドタイプリセット概要
7-50R/W00 を書き込む必要があります
4UPDATE NYQUIST ZONER/W0プログラムされている場合は、NYQUIST ZONE の後にこのフィールドをパルスする必要があります。このビットが 0 から 1 に遷移すると、NYQUIST ZONE フィールドが内部レジスタにコピーされます。
30R/W00 を書き込む必要があります
2-0NYQUIST ZONER/W000このフィールドは、動作のナイキスト領域を制御します。デバイスの内部キャリブレーションは、サンプリングされる信号の NYQUIST ZONE によって異なります。このフィールドは、動作しているナイキスト領域に基づいてプログラムする必要があります
000：1 次ナイキスト領域 (0～Fs/2)
001：2 次ナイキスト領域 (Fs/2～Fs)
010：3 次ナイキスト領域 (Fs～3Fs/2)
011：4 次ナイキスト領域 (3Fs/2～2Fs)
100：5 次ナイキスト領域 (2Fs～5Fs/2)
101：6 次ナイキスト領域 (5Fs/2～3Fs)
110、111：未使用
図 7-102 レジスタ 0x200..0x2DF
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DDCx NCO FREQUENCYy [48:0]
DDCx NCO PHASEy [15:0]
表 7-53 レジスタ 0x200..0x2DF のフィールドの説明
ビットフィールドタイプリセット概要
7-0DDCx NCO FREQUENCYy [48:0]R/W0これらのレジスタ ビットは、4 つの DDC/NCO に対して 48 ビット周波数ワードを構成します。形式は、リトル エンディアンです。NCO 周波数の計算を セクション 7.3.8.4 に示します。
7-0DDCx NCO PHASEy [15:0]R/W0これらのレジスタ ビットは、4 つの DDC/NCO に対して 4 つの周波数ワードの開始位相を構成します。形式は、リトル エンディアンです。位相の値は次のとおりです。90° / <16 ビット レジスタ>
図 7-103 レジスタ 0x590
7 6 5 4 3 2 1 0
0 0 0 0 0 0 ENABLE DCLK DIVIDER 0
表 7-54 レジスタ 0x590 のフィールドの説明
ビット フィールド タイプ リセット 概要
7-2 0 R/W 0 0 を書き込む必要があります
1 ENABLE DCLK DIVIDER R/W 0 このビットをセットすると、DCLK 分周器が有効になります。これは、LVDS インターフェイスのデータ ビット クロック (DCLK) が ADC サンプリング クロックよりも遅い場合に、高いデシメーション係数を実現するために必要です。
図 7-104 レジスタ 0x691/0x692
7 6 5 4 3 2 1 0
LVDS PDN [5:7] DCLK PDN 0 0 0 0
0 0 0 LVDS PDN [0:4]
表 7-55 レジスタ 0x691/0x692 のフィールドの説明
ビット フィールド タイプ リセット 概要
7-0 LVDS PDN [0:7] R/W 0 表 7-56 に示すように、これらのレジスタ ビットは、個別の LVDS 出力レーンの電源をオフにして、LVDS ピンを高インピーダンス状態にします。残りの LVDS バスのパワー ダウン レジスタは、レジスタ 0x113/0x114 にあります。
0：通常動作
1：LVDS 出力レーンは電源オフ
4 DCLK PDN R/W 0 このビットは、LVDS 出力クロックの電源をオフにします。
0：通常動作
1：DCLK 電源オフ
表 7-56 LVDS パワー ダウン レジスタのレーン割り当て
REG ADDR 0x113 0x114 0x691 0x692
REG BIT D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0
LVDS OUTPUT LANE 14 13 12 11 10 9 8 15 5 6 7 0 1 2 3 4