JAJSVE1 September   2024 ADC3669

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性 - 消費電力
    6. 5.6  電気的特性 - DC 仕様
    7. 5.7  電気的特性 - AC 仕様 (ADC3668 - 250MSPS)
    8. 5.8  電気的特性 - AC 仕様 (ADC3669 - 500MSPS)
    9. 5.9  タイミング要件
    10. 5.10 代表的特性、ADC3668
    11. 5.11 代表的特性、ADC3669
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 ナイキスト ゾーン選択
        2. 7.3.1.2 アナログ フロント エンド設計
      2. 7.3.2 サンプリング クロック入力
      3. 7.3.3 複数チップの同期
        1. 7.3.3.1 SYSREF モニタ
      4. 7.3.4 タイムスタンプ
      5. 7.3.5 オーバーレンジ
      6. 7.3.6 外部電圧リファレンス
      7. 7.3.7 デジタル ゲイン
      8. 7.3.8 デシメーション フィルタ
        1. 7.3.8.1 特長あるデシメーション比
        2. 7.3.8.2 デシメーション フィルタ応答
        3. 7.3.8.3 デシメーション フィルタ構成
        4. 7.3.8.4 数値制御発振器 (NCO)
      9. 7.3.9 デジタル インターフェイス
        1. 7.3.9.1 パラレル LVDS (DDR)
        2. 7.3.9.2 デシメーション付きシリアル LVDS (SLVDS)
        3. 7.3.9.3 出力データ フォーマット
        4. 7.3.9.4 32 ビット出力分解能
        5. 7.3.9.5 出力 MUX
        6. 7.3.9.6 テスト・パターン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 低レイテンシ モード
      2. 7.4.2 デジタル チャネル平均化
      3. 7.4.3 パワーダウン モード
    5. 7.5 プログラミング
      1. 7.5.1 GPIO のプログラミング
      2. 7.5.2 レジスタ書き込み
      3. 7.5.3 レジスタ読み出し
      4. 7.5.4 デバイスのプログラミング
      5. 7.5.5 レジスタ マップ
      6. 7.5.6 レジスタの詳細説明
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 広帯域スペクトラム アナライザ
      2. 8.2.2 設計要件
        1. 8.2.2.1 入力信号パス
        2. 8.2.2.2 クロック供給
      3. 8.2.3 詳細な設計手順
        1. 8.2.3.1 サンプリング クロック
      4. 8.2.4 アプリケーション特性の波形
      5. 8.2.5 初期化セットアップ
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.9.2 デシメーション付きシリアル LVDS (SLVDS)

実数または複素数のデシメーションを使用する場合、出力データをシリアル化して送信します。これにより、LVDS トランスミッタの使用個数が少なくなります。フレーム クロック (FCLK) は、サンプルの開始と停止を示します。データ ビットは、データ クロック (DCLK) の立ち上がりエッジおよび立ち下がりエッジでクロック出力されます。フレーム クロックは、DOUT0 に出力され、データ出力に使用できる LVDS レーン数は最大 15 です。出力マルチプレクサを使用しない場合、出力インターフェイスのマッピングは、常にレーン DOUT15 から始まります。

実数デシメーションでは、1 つの ADC につき 1 つのバンドだけがサポートされます。

レーン数と出力データレートは、次のパラメータで計算できます。

  • R: 出力分解能：16 ビット = 1、32 ビット = 2
  • B：DDC バンドの合計数
  • C：実数または複素数のデシメーション：実数 = 1、複素数 = 2
  • D：デシメーション係数
  • FS：ADC サンプリング クロック周波数
  • K = R x B x C
  • L = 8 x K / D (LVDS 出力レーン数)
L < 1 の場合、DCLK 出力分周器 (0x590、D1) をイネーブルにする必要があります。

表 7-10 SLVDS クロックおよびデータレートの計算
パラメータL ≥ 1L ˂ 1
フレーム クロック (FCLK) 周波数FS / D
データ ビット クロック (DCLK) 周波数FSDOUT / 2
レーンあたりのデータ出力レート DOUT (DOUT/L)FS x 2FS / D x 16 x K

SLVDS フレームの組み立ては、ADC によって自動的に実行され、ここに示す方式に従います。レーン DOUT15 から始まって、各チャネルの MSB を使用します。

表 7-11 SLVDS フレームの組み立て
デシメーション出力分解能バンド順序
実数16 ビットB0,B1
32 ビット
複雑16 ビットB0I、B0Q、B1I、B1Q、B2I、B2Q、B3I、B3Q
32 ビット

以下に、4 つの異なる例について、フレームの組み立てと計算の詳細を示します。

事例 1：デュアル バンド、1/8 の実数デシメーション、16 ビット出力分解能、FS = 500MSPS

  • K = 2 (R = 1、B = 2、C = 1)
  • L = 8 x K / D = 8 x 2 / 8 = 2
  • FCLK = FS / D = 500MSPS / 8 = 62.5MHz
  • DCLK = 500MHz
  • DOUT / レーン = 1Gbps

図 7-56 に、例 1 の SLVDS フレームの組み立てを示します。2 つのレーンを使用して、DCLK の立ち上がりエッジで奇数ビット、DCLK の立ち下がりエッジで偶数ビットのデータを出力します。

ADC3668 ADC3669 例 1 の SLVDS フレームの組み立て図 7-56 例 1 の SLVDS フレームの組み立て

事例 2：デュアル バンド、1/128 の実数デシメーション、32 ビット出力分解能、FS = 500Msps

  • K = 4 (R = 2、B = 2、C = 1)
  • L = 8 x K / D = 8 x 4 / 128 = 1/4 => 1 レーンを使用。
  • FCLK = FS / D = 500MSPS / 128 = 3.91MHz
  • DCLK = 125MHz
  • DOUT / レーン = 0.25Gbps

図 7-57 に、例 2 の SLVDS フレームの組み立てを示します。1 つのレーンを使用して、最初に DDC バンド 0 (B0) の 32 ビットを送信し、その後に DDC バンド 1 の 32 ビットを送信します。

ADC3668 ADC3669 例 2 の SLVDS フレームの組み立て図 7-57 例 2 の SLVDS フレームの組み立て

事例 3：デュアル バンド、1/16 の複素数デシメーション、16 ビット出力分解能、FS = 500Msps

  • K = 4 (R = 1、B = 2、C = 2)
  • L = 8 x K / D = 8 x 4 / 16 = 2
  • FCLK = FS / D = 500MSPS / 16 = 31.25MHz
  • DCLK = 500MHz
  • DOUT / レーン = 1Gbps

図 7-58 に、例 3 の SLVDS フレームの組み立てを示します。このフレームの組み立ては、DOUT15 において DDC バンド B0 の MSB で始まります。各サンプルは 2 つのレーンに分散されます。

ADC3668 ADC3669 例 3 の SLVDS フレームの組み立て図 7-58 例 3 の SLVDS フレームの組み立て

事例 4：クワッド バンド、1/8 の複素数デシメーション、16 ビットの出力分解能、FS = 500Msps

  • K = 8 (R = 1、B = 4、C = 2)
  • L = 8 x K / D = 8 x 8 / 8 = 8
  • FCLK = FS / D = 500MSPS / 8 = 62.5MHz
  • DCLK = 500MHz
  • DOUT / レーン = 1Gbps

図 7-59 に、例 3 の SLVDS フレームの組み立てを示します。このフレームの組み立ては、DOUT15 において DDC バンド B0 の MSB で始まります。各サンプルは 8 つのレーンに分散されます。

ADC3668 ADC3669 例 4 の SLVDS フレームの組み立て図 7-59 例 4 の SLVDS フレームの組み立て

事例 5：シングル バンド、1/256 の複素数デシメーション、32 ビットの出力分解能、FS = 500Msps

  • K = 8 (R = 2、B = 2、C = 2)
  • L = 8 x K / D = 8 x 8 / 256 = 1/4 => 1 レーンを使用。
  • FCLK = FS / D = 500MSPS / 256 = 1.95MHz
  • DOUT/ レーン = FS / D x 16 x K = 500MSPS / 256 x 16 x 8 = 250Mbps
  • DCLK = 125MHz

図 7-60 に、例 4 の SLVDS フレームの組み立てを示します。フレームの組み立てでは、DDC バンド 0 の 32 ビット「I」サンプルから DDC バンド 1 の 32 ビット「Q」サンプルまでの DOUT15 のみを使用します。

ADC3668 ADC3669 例 5 の SLVDS フレームの組み立て図 7-60 例 5 の SLVDS フレームの組み立て