JAJSOB8B March   2023  – April 2024 ADS127L21

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件 (1.65V ≦ IOVDD ≦ 2V)
    7. 5.7  スイッチング特性 (1.65V ≦ IOVDD ≦ 2V)
    8. 5.8  タイミング要件 (2V < IOVDD ≤ 5.5V)
    9. 5.9  スイッチング特性 (2V < IOVDD ≤ 5.5V)
    10. 5.10 タイミング図
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン・ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 内部発振器
        2. 7.3.3.2 外部クロック
      4. 7.3.4 変調器
      5. 7.3.5 デジタル フィルタ
        1. 7.3.5.1 広帯域フィルタ
          1. 7.3.5.1.1 広帯域フィルタ オプション
          2. 7.3.5.1.2 sinc5 フィルタの段
          3. 7.3.5.1.3 FIR1 フィルタ段
          4. 7.3.5.1.4 FIR2 フィルタ段
          5. 7.3.5.1.5 FIR3 フィルタ段
          6. 7.3.5.1.6 FIR3 のデフォルト係数
          7. 7.3.5.1.7 IIR フィルタの段
            1. 7.3.5.1.7.1 IIR フィルタの安定性
        2. 7.3.5.2 低レイテンシ フィルタ (sinc)
          1. 7.3.5.2.1 sinc3 および sinc4 フィルタ
          2. 7.3.5.2.2 sinc3 + sinc1 および sinc4 + sinc1 カスケード フィルタ
      6. 7.3.6 電源
        1. 7.3.6.1 AVDD1 と AVSS
        2. 7.3.6.2 AVDD2
        3. 7.3.6.3 IOVDD
        4. 7.3.6.4 パワーオン リセット (POR)
        5. 7.3.6.5 CAPA および CAPD
      7. 7.3.7 VCM の出力電圧
    4. 7.4 デバイスの機能モード
      1. 7.4.1 速度モード
      2. 7.4.2 アイドル モード
      3. 7.4.3 スタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
        1. 7.4.6.1 同期制御モード
        2. 7.4.6.2 スタート / ストップ制御モード
        3. 7.4.6.3 ワンショット制御モード
      7. 7.4.7 変換開始の遅延時間
      8. 7.4.8 較正
        1. 7.4.8.1 OFFSET2、OFFSET1、OFFSET0 較正レジスタ (アドレス 0Ch、0Dh、0Eh)
        2. 7.4.8.2 GAIN2、GAIN1、GAIN0 較正レジスタ (アドレス 0Fh、10h、11h)
        3. 7.4.8.3 較正手順
    5. 7.5 プログラミング
      1. 7.5.1 シリアル・インターフェイス (SPI)
        1. 7.5.1.1  チップ・セレクト (CS)
        2. 7.5.1.2  シリアル・クロック (SCLK)
        3. 7.5.1.3  シリアル データ入力 (SDI)
        4. 7.5.1.4  シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.1.5  SPI フレーム
        6. 7.5.1.6  全二重動作
        7. 7.5.1.7  デバイスのコマンド
          1. 7.5.1.7.1 無動作
          2. 7.5.1.7.2 レジスタ読み取りコマンド
          3. 7.5.1.7.3 レジスタ書き込みコマンド
        8. 7.5.1.8  変換データの読み取り
          1. 7.5.1.8.1 変換データ
          2. 7.5.1.8.2 データ準備完了
            1. 7.5.1.8.2.1 DRDY
            2. 7.5.1.8.2.2 SDO/DRDY
            3. 7.5.1.8.2.3 DRDY ビット
            4. 7.5.1.8.2.4 クロックのカウント
          3. 7.5.1.8.3 STATUS バイト
        9. 7.5.1.9  デイジー チェーン動作
        10. 7.5.1.10 3 線式 SPI モード
          1. 7.5.1.10.1 3 線式 SPI モードのフレームのリセット
        11. 7.5.1.11 SPI の CRC
      2. 7.5.2 レジスタ メモリの CRC
        1. 7.5.2.1 メイン プログラム メモリの CRC
        2. 7.5.2.2 FIR フィルタ係数の CRC
        3. 7.5.2.3 IIR フィルタ係数の CRC
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 SPI 動作
      2. 9.1.2 入力ドライバ
      3. 9.1.3 アンチエイリアス フィルタ
      4. 9.1.4 基準電圧
      5. 9.1.5 同時サンプリング・システム
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 A 重み付けフィルタの設計
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 PGA855 プログラマブル ゲイン アンプ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
      3. 9.2.3 THS4551 のアンチエイリアス・フィルタの設計
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 詳細な設計手順
        3. 9.2.3.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.2.3.2 詳細な設計手順

アンチエイリアス フィルタは、パッシブ 1 次入力フィルタ、アクティブ 2 次フィルタ、パッシブ 1 次出力フィルタで構成されます。フィルタは全体で 4 次であり、OSR (32) を小さい値に選択する必要があります。OSR 32 の結果、fDATA のナイキスト周波数と fMOD 周波数の間の周波数範囲は 2 ディケード未満になります 。この 4 次フィルタにより、この周波数範囲全体にわたって 90dB のロールオフが得られます。fMOD でのフィルタ ロールオフは、フィルタの重要な機能です。

アクティブ フィルタ段には、135MHz のゲイン帯域幅積 (GBP) と 50ns のセトリング タイムを持つ THS4551 アンプを選択します。このアンプの GBP は、DC ゲインが 15dB の場合も、12.8MHz でフィルタのロールオフを維持するのに十分です。たとえば、ゲインが要求されるアプリケーションでは、fMOD 周波数で必要なロールオフを完全にサポートするために、10MHz のアンプでは GBP が限界に近いです。THS4551 は、セトリング タイムの仕様の関係で、ADC でサンプリングされた入力の駆動にも適しています。

アクティブ フィルタ セクションの設計は、判定される部品値の数を減らすため、R が等しいと仮定して開始されます。フィルタの DC ゲインは R3 / (R1 + R2) です。抵抗ノイズとアンプ入力電流ノイズが ADC のノイズに影響を与えないよう、十分に小さな値として 1kΩ の抵抗を使用します。

1kΩ の入力抵抗を 2 つの 499Ω 抵抗 (R1 および R2) に分割し、C1 を使用して 1 次フィルタを実装します。1 次フィルタは 2 次のアクティブ フィルタと分離されますが、R1 と R2 を共有し、各フィルタ段のコーナー周波数を決定します。コーナー周波数は、C1 と、C1 の端子でのテブナン抵抗によって与えられます (RTH = 2 × 250Ω)。

『 ADC インターフェイス アプリケーションにおける MFB フィルタの設計方法論 』アプリケーション ノート には、この例で使用するフィルタ設計の式が記載されています。設計への入力は、マルチ帰還アクティブ フィルタ トポロジのフィルタ fO とフィルタ Q です。R 4 を任意に選択すると、C3 帰還コンデンサおよび単一の 330pF 差動コンデンサ (C2 ) の値が決まります。この場合、R4 は 2 × 499Ω で、C3 は 2 × 180pF です 。差動コンデンサ (C4) はフィルタ設計の一部ではありませんが、フィルタの位相マージンの改善に役立ちます。5Ω の抵抗 (R5) は、アンプの出力を浮遊容量から絶縁し、フィルタの位相マージンをさらに改善します。

ADC 入力の最終段の RC フィルタは、2 つの目的を果たします。まず、このフィルタによってフィルタの全体的な応答に 4 つ目の極が生まれるので、フィルタのロールオフが増加します。フィルタのもう 1 つの目的は、ADC のコンデンサでサンプリングされた入力をフィルタ処理するため電荷を蓄積することです。電荷を蓄積することで、アンプの瞬間的な電荷要求が低減され、低い歪みおよび低いゲイン誤差が維持されます。電荷の蓄積がないと、アンプのセトリングが不十分なために歪みやゲイン誤差が劣化することがあります。入力フィルタの値は 2 × 22Ω と 2.2nF です。22Ω の抵抗は THS4551 フィルタ ループの外側にあり、アンプの出力を 2.2nF のコンデンサから絶縁して位相マージンを維持します。

低歪み特性を実現するため、信号パスのすべての場所に電圧係数が低い C0G コンデンサが使用されています。アンプのゲイン抵抗は公差 0.1% で、最良の THD 性能が得られます。アンプによって同じ機能が提供されるため、ADC の VCM 出力をアンプの VOCM 入力ピンに接続することはオプションです。

アクティブ フィルタの設計とアプリケーションについて、その他の例は THS4551 のデータシートに記載されています。