JAJSOB8B March   2023  – April 2024 ADS127L21

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件 (1.65V ≦ IOVDD ≦ 2V)
    7. 5.7  スイッチング特性 (1.65V ≦ IOVDD ≦ 2V)
    8. 5.8  タイミング要件 (2V < IOVDD ≤ 5.5V)
    9. 5.9  スイッチング特性 (2V < IOVDD ≤ 5.5V)
    10. 5.10 タイミング図
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン・ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 内部発振器
        2. 7.3.3.2 外部クロック
      4. 7.3.4 変調器
      5. 7.3.5 デジタル フィルタ
        1. 7.3.5.1 広帯域フィルタ
          1. 7.3.5.1.1 広帯域フィルタ オプション
          2. 7.3.5.1.2 sinc5 フィルタの段
          3. 7.3.5.1.3 FIR1 フィルタ段
          4. 7.3.5.1.4 FIR2 フィルタ段
          5. 7.3.5.1.5 FIR3 フィルタ段
          6. 7.3.5.1.6 FIR3 のデフォルト係数
          7. 7.3.5.1.7 IIR フィルタの段
            1. 7.3.5.1.7.1 IIR フィルタの安定性
        2. 7.3.5.2 低レイテンシ フィルタ (sinc)
          1. 7.3.5.2.1 sinc3 および sinc4 フィルタ
          2. 7.3.5.2.2 sinc3 + sinc1 および sinc4 + sinc1 カスケード フィルタ
      6. 7.3.6 電源
        1. 7.3.6.1 AVDD1 と AVSS
        2. 7.3.6.2 AVDD2
        3. 7.3.6.3 IOVDD
        4. 7.3.6.4 パワーオン リセット (POR)
        5. 7.3.6.5 CAPA および CAPD
      7. 7.3.7 VCM の出力電圧
    4. 7.4 デバイスの機能モード
      1. 7.4.1 速度モード
      2. 7.4.2 アイドル モード
      3. 7.4.3 スタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
        1. 7.4.6.1 同期制御モード
        2. 7.4.6.2 スタート / ストップ制御モード
        3. 7.4.6.3 ワンショット制御モード
      7. 7.4.7 変換開始の遅延時間
      8. 7.4.8 較正
        1. 7.4.8.1 OFFSET2、OFFSET1、OFFSET0 較正レジスタ (アドレス 0Ch、0Dh、0Eh)
        2. 7.4.8.2 GAIN2、GAIN1、GAIN0 較正レジスタ (アドレス 0Fh、10h、11h)
        3. 7.4.8.3 較正手順
    5. 7.5 プログラミング
      1. 7.5.1 シリアル・インターフェイス (SPI)
        1. 7.5.1.1  チップ・セレクト (CS)
        2. 7.5.1.2  シリアル・クロック (SCLK)
        3. 7.5.1.3  シリアル データ入力 (SDI)
        4. 7.5.1.4  シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.1.5  SPI フレーム
        6. 7.5.1.6  全二重動作
        7. 7.5.1.7  デバイスのコマンド
          1. 7.5.1.7.1 無動作
          2. 7.5.1.7.2 レジスタ読み取りコマンド
          3. 7.5.1.7.3 レジスタ書き込みコマンド
        8. 7.5.1.8  変換データの読み取り
          1. 7.5.1.8.1 変換データ
          2. 7.5.1.8.2 データ準備完了
            1. 7.5.1.8.2.1 DRDY
            2. 7.5.1.8.2.2 SDO/DRDY
            3. 7.5.1.8.2.3 DRDY ビット
            4. 7.5.1.8.2.4 クロックのカウント
          3. 7.5.1.8.3 STATUS バイト
        9. 7.5.1.9  デイジー チェーン動作
        10. 7.5.1.10 3 線式 SPI モード
          1. 7.5.1.10.1 3 線式 SPI モードのフレームのリセット
        11. 7.5.1.11 SPI の CRC
      2. 7.5.2 レジスタ メモリの CRC
        1. 7.5.2.1 メイン プログラム メモリの CRC
        2. 7.5.2.2 FIR フィルタ係数の CRC
        3. 7.5.2.3 IIR フィルタ係数の CRC
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 SPI 動作
      2. 9.1.2 入力ドライバ
      3. 9.1.3 アンチエイリアス フィルタ
      4. 9.1.4 基準電圧
      5. 9.1.5 同時サンプリング・システム
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 A 重み付けフィルタの設計
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 PGA855 プログラマブル ゲイン アンプ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
      3. 9.2.3 THS4551 のアンチエイリアス・フィルタの設計
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 詳細な設計手順
        3. 9.2.3.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.1 アナログ入力 (AINP、AINN)

ADC のアナログ入力は差動で、入力は差動電圧として定義されます：VIN = VAINP - VAINN。最高の性能を得るため、中間電圧 (AVDD1 + AVSS) / 2 を中心とする同相電圧を持つ差動信号で入力を駆動します。

ADC は、AVDD1 と AVSS のどちらかの電源を構成することで、それぞれユニポーラまたはバイポーラの入力信号を受け付けます。電源がユニポーラ動作に構成された差動信号の例を、図 7-1 に示します。同相電圧が中間電圧 (AVDD1 / 2) のとき、対称入力電圧のヘッドルームが利用可能です。ユニポーラ動作には AVDD1 = 5V と AVSS = 0V を使用します (AVDD1 の低減動作については仕様を参照)。

バイポーラ動作用の差動信号の例を、図 7-2 に示します。信号の同相電圧 (VCM) は通常 0V です。バイポーラ動作には AVDD1 = 2.5V および AVSS = -2.5V を使用します。

ADS127L21 ユニポーラの差動入力信号図 7-1 ユニポーラの差動入力信号
ADS127L21 バイポーラの差動入力信号図 7-2 バイポーラの差動入力信号

バイポーラとユニポーラのどちらの電源構成でも、AINN 入力を AVSS、グランド、または中間電圧に接続することで、ADC はシングルエンド入力信号を受け付けます。ただし、このとき AINN は固定されているため、ADC の電圧範囲は AINP の入力電圧スイングによって制限されます。すなわち、バイポーラ動作の場合は ± 2.5V、5V ユニポーラ動作の場合は 0V～5V となります。

図 7-3 に示す簡略化された回路は、アナログ入力の構造を表しています。

ADS127L21 アナログ入力回路図 7-3 アナログ入力回路

ダイオードは、ADC 入力を静電気放電 (ESD) イベントから保護します。このようなイベントは、静電気放電 (ESD) が制御された環境で製造を行うとき、製造プロセスの途中やプリント基板 (PCB) のアセンブリの間に発生するものです。入力が AVSS - 0.3V より下に、またはAVDD1 + 0.3V より上に駆動されると、保護ダイオードが導通することがあります。このような条件が起きる可能性がある場合は、外付けのクランプ ダイオード、直列抵抗、または両方を使用して、入力電流を指定の値に制限します。

入力マルチプレクサでは、通常または逆の入力信号極性を選択できます。また、マルチプレクサには 2 つの内部テスト モードがあり、ADC の性能検証に役立ちます。オフセット テスト モードは、ADC 入力を短絡させて、ノイズとオフセット誤差を検証します。結果として得られるノイズとオフセット電圧のデータは、ユーザーが評価します。CMRR 性能をテストするには、CMRR テスト モードで CMRR テスト信号を AINP 入力に印加します。その結果として得られる CMRR テスト データも、ユーザーが評価します。図 7-3 の入力マルチプレクサ回路のスイッチ構成を、表 7-1 に示します。

表 7-1 入力マルチプレクサの構成
MUX[1:0] のビット 閉じているスイッチ 説明
00b S1、S4 通常極性入力 (VIN = VAINP - VAINN)
01b S2、S3 逆極性入力 (VIN = VAINN - VAINP)
10b S5、S6 内部のノイズとオフセット誤差のテスト
11b S1、S5 AINP に印加される信号による CMRR テスト

ADC は、CIN コンデンサに電圧を保存することで、変調器の周波数 (fMOD) で入力電圧をサンプリングします。このコンデンサは変調器の逆のクロック位相で放電され、この時点でサンプル プロセスが繰り返されます。CIN の瞬間的な充電要求から、変調器の周波数において、信号が半サイクル以内にセトリングする必要があります。この周波数は t = 1 / (2 · fMOD) です。この要件を満たすため、外部ドライバの帯域幅は通常、元の信号周波数よりもはるかに大きくする必要があります。求められる THD、SNR、ゲイン誤差の性能が達成されたとき、ドライバの帯域幅は十分だと判定されます。中速度および低速度モードの動作では、変調器の周波数が低下するため、ドライバがセトリングするまでの時間の猶予が長くなります。

サンプリング コンデンサに必要な入力電荷は、ピーク電流と、ADC 入力に流れ込む平均電流としてモデル化されます。式 15 と式 16 に示されているように、入力電流は差動成分と絶対成分で構成されます。

式 15. Input Current (Differential Input Voltage) = fMOD · CIN · 106 (μA/V)

ここで

  • fMOD = fCLK / 2
  • CIN = 7.4pF (1x 入力範囲)、3.6pF (2x 入力範囲)

式 16. Input Current (Absolute Input Voltage) = fMOD · CCM · 106 (μA/V)

ここで

  • fMOD = fCLK / 2
  • CCM = 0.35pF (1x 入力範囲)、0.17pF (2x 入力範囲)

fMOD = 12.8MHz (高速度モード)、CIN = 7.4pF、CCM = 0.35pF の場合、 差動電圧による平均電流は 95 μ A/V です。絶対電圧から得られる平均電流は 4.5μA/V です。たとえば、AINP = 4.5V、AINN = 0.5V の場合、VIN = 4V になります 。合計 AINP 平均電流 = (4V · 95μA/V) + (4.5V · 4.5μA/V) = 400μA です。合計 AINN 平均電流は、(–4V · 95μA/V) + (0.5V · 4.5μA/V) = –378μA です。

このデバイスには入力プリチャージ バッファが組み込まれているため、CIN コンデンサからの充電要求を大幅に低減できます。バッファをイネーブルすると、最初はサンプリング フェーズ中にインサーキット状態です。CIN がフルチャージに近いとき、バッファはバイパスされます (図 7-3 の S7 と S8 が上位置の状態)。その後で、外部の信号がコンデンサをわずかに充電します。サンプル フェーズが完了すると、サンプリング コンデンサが変調器によって放電され、変換サイクルが完了します。バッファにより、CIN の充電に必要な入力電流が減少するため、入力インピーダンスが改善され、外部ドライバの要件が緩和されます。入力バッファは、CONFIG1 レジスタの AINP_BUF ビットと AINN_BUF ビットによりイネーブルされます。AINN がグランドまたは低インピーダンスの固定電位に接続されているなら、AINN バッファをディセーブルすると消費電力を低減できます。