JAJSGN9 December   2018 ADS52J65

PRODUCTION DATA.  

  1. 1特長
  2. 2アプリケーション
  3. 3概要
    1.     Device Images
      1.      ブロック図
  4. 4改訂履歴
  5. 5概要（続き）
  6. 6デバイスおよびドキュメントのサポート
    1. 6.1 関連資料
    2. 6.2 商標
    3. 6.3 静電気放電に関する注意事項
    4. 6.4 Glossary
  7. 7メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5 概要（続き）

ADS52J65には、フラクショナル間引きフィルタによるデジタルI/Q復調器など、高度なデジタル機能が搭載されています。JESD204B規格に基づき、各チャネルのADCデータは8B/10B方式で符号化され、電流モード・ロジック(CML)出力バッファによりSerDesデータ・ストリームとして送信されます。8つのチャネル全部のADCデータを1つのCMLバッファ（1レーンSerDes）により、最大12.8Gbpsのデータ・レートで出力できます。SerDes出力の採用により、インターフェイス・ライン数が削減されています。加えて低消費電力設計であるため、8つのチャネルを9mm×9mmのVQFNに封止して、集積密度の高いシステムを実現しています。また、すべてのADCデータを4つのCMLバッファ（4レーンSerDes）で送信するモードもサポートしており、1レーンあたりのSerDesデータ・レートを低減して、低コストのFPGAを実現しています。

ADS52J65は非磁性VQFNパッケージで供給されるため、磁気アーチファクトを生じることはありません。このデバイスは–40°C～+85°Cで仕様が規定されています。