JAJSLT6G April   2021  – May 2024 AM2431 , AM2432 , AM2434

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン ダイアグラム
      1. 5.1.1 AM243x ALV のピン配置図
      2. 5.1.2 AM243x ALX のピン配置図
    2. 5.2 ピン属性
      1.      13
      2.      14
      3. 5.2.1 AM243x パッケージの比較表 (ALV と ALX の比較)
    3. 5.3 信号の説明
      1.      17
      2. 5.3.1  AM243x_ALX パッケージ - サポートされていないインターフェイスと信号
      3. 5.3.2  ADC
        1.       メイン ドメイン インスタンス
          1.        21
      4. 5.3.3  CPSW
        1.       メイン ドメイン インスタンス
          1.        24
          2.        25
          3.        26
          4.        27
          5. 5.3.3.1.1 CPSW3G IOSET
      5. 5.3.4  CPTS
        1.       メイン ドメイン インスタンス
          1.        31
          2.        32
      6. 5.3.5  DDRSS
        1.       メイン ドメイン インスタンス
          1.        35
      7. 5.3.6  ECAP
        1.       メイン ドメイン インスタンス
          1.        38
          2.        39
          3.        40
      8. 5.3.7  エミュレーションおよびデバッグ
        1.       メイン ドメイン インスタンス
          1.        43
        2.       MCU ドメインのインスタンス
          1.        45
      9. 5.3.8  EPWM
        1.       メイン ドメイン インスタンス
          1.        48
          2.        49
          3.        50
          4.        51
          5.        52
          6.        53
          7.        54
          8.        55
          9.        56
          10.        57
      10. 5.3.9  EQEP
        1.       メイン ドメイン インスタンス
          1.        60
          2.        61
          3.        62
      11. 5.3.10 FSI
        1.       メイン ドメイン インスタンス
          1.        65
          2.        66
          3.        67
          4.        68
          5.        69
          6.        70
          7.        71
          8.        72
      12. 5.3.11 GPIO
        1.       メイン ドメイン インスタンス
          1.        75
          2.        76
        2.       MCU ドメインのインスタンス
          1.        78
      13. 5.3.12 GPMC
        1.       メイン ドメイン インスタンス
          1.        81
          2. 5.3.12.1.1 GPMC0 の IOSET (ALV)
      14. 5.3.13 I2C
        1.       メイン ドメイン インスタンス
          1.        85
          2.        86
          3.        87
          4.        88
        2.       MCU ドメインのインスタンス
          1.        90
          2.        91
      15. 5.3.14 MCAN
        1.       メイン ドメイン インスタンス
          1.        94
          2.        95
      16. 5.3.15 SPI (MCSPI)
        1.       メイン ドメイン インスタンス
          1.        98
          2.        99
          3.        100
          4.        101
          5.        102
        2.       MCU ドメインのインスタンス
          1.        104
          2.        105
      17. 5.3.16 MMC
        1.       メイン ドメイン インスタンス
          1.        108
          2.        109
      18. 5.3.17 OSPI
        1.       メイン ドメイン インスタンス
          1.        112
      19. 5.3.18 電源
        1.       114
      20. 5.3.19 PRU_ICSSG
        1.       メイン ドメイン インスタンス
          1.        117
          2.        118
      21. 5.3.20 予約済み
        1.       120
      22. 5.3.21 SERDES
        1.       メイン ドメイン インスタンス
          1.        123
      23. 5.3.22 システム、その他
        1. 5.3.22.1 ブート モードの構成
          1.        メイン ドメイン インスタンス
            1.         127
        2. 5.3.22.2 クロック
          1.        MCU ドメインのインスタンス
            1.         130
        3. 5.3.22.3 システム
          1.        メイン ドメイン インスタンス
            1.         133
          2.        MCU ドメインのインスタンス
            1.         135
        4. 5.3.22.4 VMON
          1.        137
      24. 5.3.23 TIMER
        1.       メイン ドメイン インスタンス
          1.        140
        2.       MCU ドメインのインスタンス
          1.        142
      25. 5.3.24 UART
        1.       メイン ドメイン インスタンス
          1.        145
          2.        146
          3.        147
          4.        148
          5.        149
          6.        150
          7.        151
        2.       MCU ドメインのインスタンス
          1.        153
          2.        154
      26. 5.3.25 USB
        1.       メイン ドメイン インスタンス
          1.        157
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  電源投入時間 (POH)
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  消費電力の概略
    7. 6.7  電気的特性
      1. 6.7.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.7.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.7.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.7.4  eMMCPHY の電気的特性
      5. 6.7.5  SDIO 電気的特性
      6. 6.7.6  LVCMOS 電気的特性
      7. 6.7.7  ADC12B の電気的特性 (ALV パッケージ)
      8. 6.7.8  ADC10B の電気的特性 (ALX パッケージ)
      9. 6.7.9  USB2PHY の電気的特性
      10. 6.7.10 SerDes PHY の電気的特性
      11. 6.7.11 DDR の電気的特性
    8. 6.8  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.8.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.8.2 ハードウェア要件
      3. 6.8.3 プログラミング シーケンス
      4. 6.8.4 ハードウェア保証への影響
    9. 6.9  熱抵抗特性
      1. 6.9.1 熱抵抗特性
    10. 6.10 タイミングおよびスイッチング特性
      1. 6.10.1 タイミング パラメータおよび情報
      2. 6.10.2 電源要件
        1. 6.10.2.1 電源スルーレートの要件
        2. 6.10.2.2 電源シーケンス
          1. 6.10.2.2.1 パワーアップ シーケンシング
          2. 6.10.2.2.2 電源切断シーケンシング
      3. 6.10.3 システムのタイミング
        1. 6.10.3.1 リセット タイミング
        2. 6.10.3.2 安全信号タイミング
        3. 6.10.3.3 クロックのタイミング
      4. 6.10.4 クロック仕様
        1. 6.10.4.1 入力クロック / 発振器
          1. 6.10.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 6.10.4.1.1.1 負荷容量
            2. 6.10.4.1.1.2 シャント容量
          2. 6.10.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
        2. 6.10.4.2 出力クロック
        3. 6.10.4.3 PLL
        4. 6.10.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.10.5 ペリフェラル
        1. 6.10.5.1  CPSW3G
          1. 6.10.5.1.1 CPSW3G MDIO のタイミング
          2. 6.10.5.1.2 CPSW3G RMII のタイミング
          3. 6.10.5.1.3 CPSW3G RGMII のタイミング
          4. 6.10.5.1.4 CPSW3G IOSET
        2. 6.10.5.2  DDRSS
        3. 6.10.5.3  ECAP
        4. 6.10.5.4  EPWM
        5. 6.10.5.5  EQEP
        6. 6.10.5.6  FSI
        7. 6.10.5.7  GPIO
        8. 6.10.5.8  GPMC
          1. 6.10.5.8.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.10.5.8.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.10.5.8.3 GPMC および NAND フラッシュ — 非同期モード
          4. 6.10.5.8.4 GPMC0 の IOSET (ALV)
        9. 6.10.5.9  I2C
        10. 6.10.5.10 MCAN
        11. 6.10.5.11 MCSPI
          1. 6.10.5.11.1 MCSPI — コントローラ モード
          2. 6.10.5.11.2 MCSPI — ペリフェラル モード
        12. 6.10.5.12 MMCSD
          1. 6.10.5.12.1 MMC0 - eMMC インターフェイス
            1. 6.10.5.12.1.1 レガシー SDR モード
            2. 6.10.5.12.1.2 ハイスピード SDR モード
            3. 6.10.5.12.1.3 ハイスピード DDR モード
            4. 6.10.5.12.1.4 HS200 Mode
          2. 6.10.5.12.2 MMC1 - SD/SDIO インターフェイス
            1. 6.10.5.12.2.1 デフォルト速度モード
            2. 6.10.5.12.2.2 ハイスピード モード
            3. 6.10.5.12.2.3 UHS–I SDR12 モード
            4. 6.10.5.12.2.4 UHS–I SDR25 モード
            5. 6.10.5.12.2.5 UHS–I SDR50 モード
            6. 6.10.5.12.2.6 UHS–I DDR50 モード
            7. 6.10.5.12.2.7 UHS–I SDR104 モード
        13. 6.10.5.13 CPTS
        14. 6.10.5.14 OSPI
          1. 6.10.5.14.1 OSPI0 PHY モード
            1. 6.10.5.14.1.1 PHY データ トレーニング付き OSPI0
            2. 6.10.5.14.1.2 データ トレーニングなし OSPI0
              1. 6.10.5.14.1.2.1 OSPI0 PHY SDR のタイミング
              2. 6.10.5.14.1.2.2 OSPI0 PHY DDR のタイミング
          2. 6.10.5.14.2 OSPI0 タップ モード
            1. 6.10.5.14.2.1 OSPI0 タップ SDR のタイミング
            2. 6.10.5.14.2.2 OSPI0 タップ DDR のタイミング
        15. 6.10.5.15 PCIe
        16. 6.10.5.16 PRU_ICSSG
          1. 6.10.5.16.1 PRU_ICSSG プログラマブル リアルタイム ユニット (PRU)
            1. 6.10.5.16.1.1 PRU_ICSSG PRU 直接出力モードのタイミング
            2. 6.10.5.16.1.2 PRU_ICSSG PRU パラレル キャプチャ モードのタイミング
            3. 6.10.5.16.1.3 PRU_ICSSG PRU のシフト モードのタイミング
            4. 6.10.5.16.1.4 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイス
              1. 6.10.5.16.1.4.1 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイスのタイミング
          2. 6.10.5.16.2 PRU_ICSSG パルス幅変調(PWM)
            1. 6.10.5.16.2.1 PRU_ICSSG PWM のタイミング
          3. 6.10.5.16.3 PRU_ICSSG 産業用イーサネット ペリフェラル (IEP)
            1. 6.10.5.16.3.1 PRU_ICSSG IEP のタイミング
          4. 6.10.5.16.4 PRU_ICSSG UART (Universal Asynchronous Receiver/Transmitter)
            1. 6.10.5.16.4.1 PRU_ICSSG UART のタイミング
          5. 6.10.5.16.5 PRU_ICSSG 拡張キャプチャ ペリフェラル (ECAP)
            1. 6.10.5.16.5.1 PRU_ICSSG ECAP のタイミング
          6. 6.10.5.16.6 PRU_ICSSG RGMII、MII_RT、スイッチ
            1. 6.10.5.16.6.1 PRU_ICSSG MDIO のタイミング
            2. 6.10.5.16.6.2 PRU_ICSSG MII のタイミング
            3. 6.10.5.16.6.3 PRU_ICSSG RGMII のタイミング
        17. 6.10.5.17 タイマ
        18. 6.10.5.18 UART
        19. 6.10.5.19 USB
      6. 6.10.6 エミュレーションおよびデバッグ
        1. 6.10.6.1 トレース
        2. 6.10.6.2 JTAG
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-R5F サブシステム (R5FSS)
      2. 7.2.2 Arm Cortex-M4F (M4FSS)
    3. 7.3 アクセラレータとコプロセッサ
      1. 7.3.1 プログラマブル リアルタイム ユニット サブシステムおよび産業用通信サブシステム (PRU_ICSSG)
    4. 7.4 その他のサブシステム
      1. 7.4.1 PDMA コントローラ
      2. 7.4.2 ペリフェラル
        1. 7.4.2.1  ADC
        2. 7.4.2.2  DCC
        3. 7.4.2.3  デュアル データ レート (DDR) 外部メモリ インターフェイス (DDRSS)
        4. 7.4.2.4  ECAP
        5. 7.4.2.5  EPWM
        6. 7.4.2.6  ELM
        7. 7.4.2.7  ESM
        8. 7.4.2.8  GPIO
        9. 7.4.2.9  EQEP
        10. 7.4.2.10 汎用メモリ コントローラ (GPMC)
        11. 7.4.2.11 I2C
        12. 7.4.2.12 MCAN
        13. 7.4.2.13 MCRC (エアコン) コントローラ
        14. 7.4.2.14 MCSPI
        15. 7.4.2.15 MMCSD
        16. 7.4.2.16 OSPI
        17. 7.4.2.17 PCIe (Peripheral Component Interconnect Express)
        18. 7.4.2.18 シリアライザ / デシリアライザ (SerDes) PHY
        19. 7.4.2.19 リアルタイム割り込み (RTI/WWDT)
        20. 7.4.2.20 デュアル モード タイマ (DMTIMER)
        21. 7.4.2.21 UART
        22. 7.4.2.22 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 一般的な配線ガイドライン
      2. 8.2.2 DDR 基板の設計およびレイアウトのガイドライン
      3. 8.2.3 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.3.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.3.2 外部ボードのループバック
        3. 8.2.3.3 DQS (オクタル SPI デバイスでのみ使用可能)
      4. 8.2.4 USB VBUS 設計ガイドライン
      5. 8.2.5 システム電源監視設計ガイドライン
      6. 8.2.6 高速差動信号のルーティング ガイド
      7. 8.2.7 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
      2. 8.3.2 発振器のグランド接続
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
      1. 9.3.1 注意事項および警告に関する情報
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALV|441
  • ALX|293
サーマルパッド・メカニカル・データ
発注情報
6.10.5.8.1 GPMC および NOR フラッシュ — 同期モード

ホールド時間、出力クロック GPMC_CLK High (th(clkH-waitV)) から入力待機 GPMC_WAIT[j] 有効まで

ホールド時間、出力クロック GPMC_CLK High (th(clkH-waitV)) から入力待機 GPMC_WAIT[j] 有効まで

表 6-54 および 表 6-55 に、GPMC および NOR フラッシュ (同期モード) のタイミング要件とスイッチング特性を示します。

表 6-54 GPMC および NOR フラッシュのタイミング要件 — 同期モード 図 6-37、図 6-38、図 6-41 を参照
番号 パラメータ 説明 モード(5) 最小値 最大値 最小値 最大値 単位
GPMC_FCLK = 100MHz(2) GPMC_FCLK = 133MHz(2)
F12 tsu(dV-clkH) セットアップ時間、入力データ GPMC_AD[n:0](1) 有効から出力クロック GPMC_CLK High まで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 1.81 1.12 ns
not_div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 1.06 3.5 ns
F13 th(clkH-dV) ホールド時間、出力クロック GPMC_CLK High から入力データ GPMC_AD[n:0](1) 有効まで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 2.29 2.29 ns
not_div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 2.29 2.29 ns
F21 tsu(waitV-clkH) セットアップ時間、入力待機 GPMC_WAIT[j](3)(4) 有効から出力クロック GPMC_CLK High まで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 1.81 1.12 ns
not_div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 1.06 3.5 ns
F22 th(clkH-waitV) ホールド時間、出力クロック GPMC_CLK High から入力待機 GPMC_WAIT[j](3)(4) 有効まで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 2.29 2.29 ns
not_div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 2.29 2.29 ns
(1) 同期モードでは 133MHz までの 16 ビット データ バスと、100MHz までの 32 ビット データ バスをサポート
(2) GPMC_FCLK の選択
  • gpmc_fclk_sel[1:0] = 2b01 で 100MHz の GPMC_FCLK を選択
  • gpmc_fclk_sel[1:0] = 2b00 で 133MHz の GPMC_FCLK を選択
(3) GPMC_WAIT[j] で、j は 0 または 1 です。
(4) 待機モニタリングのサポートは、WaitMonitoringTime の値 > 0 に制限されます。待機監視機能の詳細な説明については、 デバイスのテクニカル リファレンス マニュアルで「汎用メモリ コントローラ (GPMC)」セクションを参照してください。
(5) div_by_1_mode に対し：
  • GPMC_CONFIG1_i レジスタ：GPMCFCLKDIVIDER = 0h：
    • GPMC_CLK 周波数 = GPMC_FCLK 周波数

not_div_by_1_mode に対し：
  • GPMC_CONFIG1_i レジスタ：GPMCFCLKDIVIDER = 1h～3h：
    • GPMC_CLK 周波数 = GPMC_FCLK 周波数 / (2～4)

GPMC_FCLK_MUX に対し：
  • CTRLMMR_GPMC_CLKSEL[1-0] CLK_SEL = 01 = PER1_PLL_CLKOUT / 3 = 300 / 3 = 100MHz

TIMEPARAGRANULARITY_X1 に対し：
  • GPMC_CONFIG1_i レジスタ：TIMEPARAGRANULARITY = 0h = x1 レイテンシ (RD/WRCYCLETIME、RD/WRACCESSTIME、PAGEBURSTACCESSTIME、CSONTIME、CSRD/WROFFTIME、ADVONTIME、ADVRD/WROFFTIME、OEONTIME、OEOFFTIME、WEONTIME、WEOFFTIME、CYCLE2CYCLEDELAY、BUSTURNAROUND、TIMEOUTSTARTVALUE、WRDATAONADMUXBUS に影響)
表 6-55 GPMC および NOR フラッシュのスイッチング特性 - 同期モード 図 6-37、図 6-38、図 6-39、図 6-40、図 6-41 を参照
番号 (3) パラメータ 説明 モード(17) 最小値 最大値 最小値 最大値 単位
100MHz 133MHz
F0 1 / tc(clk) 周期、出力クロック GPMC_CLK(16) div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 10.00 7.52 ns
F1 tw(clkH) 標準パルス幅、出力クロック GPMC_CLK H div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 0.475P - 0.3(15) 0.475P - 0.3(15) ns
F1 tw(clkL) 標準パルス幅、出力クロック GPMC_CLK Low div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 0.475P - 0.3(15) 0.475P - 0.3(15) ns
F2 td(clkH-csnV) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力チップ セレクト GPMC_CSN[i] 遷移まで(14) div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1、
extra_delay なし		 F - 2.2 (6) F + 3.75 F - 2.2 (6) F + 3.75 ns
F3 td(clkH-CSn[i]V) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力チップ セレクト GPMC_CSn[i] 無効まで(14) div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1、
extra_delay なし		 E - 2.2 (5) E + 3.18 E - 2.2 (5) E + 4.5 ns
F4 td(aV-clk) 遅延時間、出力アドレス GPMC_A[27:1] 有効から出力クロック GPMC_CLK の最初のエッジまで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 B - 2.3 (3) B + 4.5 B - 2.3 (3) B + 4.5 ns
F5 td(clkH-aIV) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力アドレス GPMC_A[27:1] 無効まで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 -2.3 4.5 -2.3 4.5 ns
F6 td(be[x]nV-clk) 遅延時間、出力下位バイト イネーブルおよびコマンド ラッチ イネーブル GPMC_BE0n_CLE、出力上位バイト イネーブル GPMC_BE1n 有効から出力クロック GPMC_CLK の最初のエッジまで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 B - 2.3 (3) B + 1.9 B - 2.3 (3) B + 1.9 ns
F7 td(clkH-be[x]nIV) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力下位バイトのイネーブルおよびコマンド ラッチのイネーブル GPMC_BE0n_CLE、出力上位バイトのイネーブル GPMC_BE1n 無効まで(11) div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 D - 2.3 (4) D + 1.9 D - 2.3 (4) D + 1.9 ns
F7 td(clkL-be[x]nIV) 遅延時間、GPMC_CLK 立下りエッジから GPMC_BE0n_CLE、GPMC_BE1n 無効まで(12) div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 D - 2.3 (4) D + 1.9 D - 2.3 (4) D + 1.9 ns
F7 td(clkL-be[x]nIV). 遅延時間、GPMC_CLK 立下りエッジから GPMC_BE0n_CLE、GPMC_BE1n 無効まで(13) div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 D - 2.3 (4) D + 1.9 D - 2.3 (4) D + 1.9 ns
F8 td(clkH-advn) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力アドレス有効およびアドレス ラッチ イネーブル GPMC_ADVn_ALE 遷移まで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1、
extra_delay なし		 G - 2.3(7) G + 4.5 G - 2.3 (7) G + 4.5 ns
F9 td(clkH-advnIV) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力アドレス有効およびアドレス ラッチ イネーブル GPMC_ADVn_ALE 無効まで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1、
extra_delay なし		 D - 2.3 (4) D + 4.5 D - 2.3 (4) D + 4.5 ns
F10 td(clkH-oen) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力イネーブル GPMC_OEn_REn 遷移まで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1、
extra_delay なし		 H - 2.3(8) H + 3.5 H - 2.3(8) H + 3.5 ns
F11 td(clkH-oenIV) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力イネーブル GPMC_OEn_REn 無効まで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1、
extra_delay なし		 H - 2.3(8) H + 3.5 H - 2.3(8) H + 3.5 ns
F14 td(clkH-wen) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力書き込みイネーブル GPMC_WEn 遷移まで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1、
extra_delay なし		 I - 2.3 (9) I + 4.5 I - 2.3 (9) I + 4.5 ns
F15 td(clkH-do) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力データ GPMC_AD[n:0] (1)遷移(11)まで div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 J - 2.3 (10) J + 2.7 J - 2.3 (10) J + 2.7 ns
F15 td(clkL-do) 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_AD[n:0](1) データ バス遷移まで(12) div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 J - 2.3 (10) J + 2.7 J - 2.3 (10) J + 2.7 ns
F15 td(clkL-do) 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_AD[n:0](1) データ バス遷移まで(13) div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 J - 2.3 (10) J + 2.7 J - 2.3 (10) J + 2.7 ns
F17 td(clkH-be[x]n) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力下位バイト イネーブルおよびコマンド ラッチ イネーブル GPMC_BE0n_CLE 遷移まで(11) div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 J - 2.3 (10) J + 1.9 J - 2.3 (10) J + 1.9 ns
F17 td(clkL-be[x]n) 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_BE0n_CLE、GPMC_BE1n 遷移まで(12) div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 J - 2.3 (10) J + 1.9 J - 2.3 (10) J + 1.9 ns
F17 td(clkL-be[x]n) 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_BE0n_CLE、GPMC_BE1n 遷移まで(13) div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 J - 2.3 (10) J + 1.9 J - 2.3 (10) J + 1.9 ns
F18 tw(csnV) パルス幅、出力チップ セレクト GPMC_CSn[i](14) Low 読み出し A A ns
書き込み A A ns
F19 tw(be[x]nV) パルス幅、出力下位バイト イネーブルおよびコマンド ラッチ イネーブル GPMC_BE0n_CLE、出力上位バイト イネーブル GPMC_BE1n Low 読み出し C C ns
書き込み C C ns
F20 tw(advnV) パルス幅、出力アドレス有効およびアドレス ラッチ イネーブル GPMC_ADVn_ALE Low 読み出し K K ns
書き込み K K ns
(1) 同期モードでは 133MHz までの 16 ビット データ バスと、100MHz までの 32 ビット データ バスをサポート
(3) B = ClkActivationTime × GPMC_FCLK(15)
(4) 単一読み取りの場合：D = (RdCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(15)
バースト読み取りの場合：D = (RdCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(15)
バースト書き込みの場合：D = (WrCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(15)
(5) 単一読み取りの場合：E = (CSRdOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(15)
バースト読み取りの場合：E = (CSRdOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(15)
バースト書き込みの場合：E = (CSWrOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(15)
(6) csn 立ち下がりエッジ (CS がアクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(15)
  • Case GPMCFCLKDIVIDER = 1:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(15) if (ClkActivationTime および CSOnTime が奇数) or (ClkActivationTime および CSOnTime が偶数)
    • F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(15) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • f = 0.5 × CSExtraDelay × GPMC_FCLK(15) if ((CSOnTime - ClkActivationTime) が 3 の倍数)
    • F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(15) if ((CSOnTime - ClkActivationTime - 1) が 3 の倍数)
    • F = (2 + 0.5 × CSExtraDelay) × GPMC_FCLK(15) if ((CSOnTime - ClkActivationTime - 2) が 3 の倍数)
(7) ADV 立ち下がりエッジ (ADV がアクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(15)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(15) if (ClkActivationTime および ADVOnTime が奇数) or (ClkActivationTime および ADVOnTime が偶数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(15) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(15) if ((ADVOnTime - ClkActivationTime) が 3 の倍数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(15) if ((ADVOnTime - ClkActivationTime - 1) が 3 の倍数)
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(15) ((ADVOnTime - ClkActivationTime - 2) が 3 の倍数) の場合

読み取りモードでの ADV 立ち上がりエッジ (ADV が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(15)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(15) f (ClkActivationTime および ADVRdOffTime が奇数) or (ClkActivationTime および ADVRdOffTime が偶数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(15) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(15) if ((ADVRdOffTime - ClkActivationTime) が 3 の倍数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(15) if ((ADVRdOffTime - ClkActivationTime - 1) が 3 の倍数)
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(15) ((ADVRdOffTime - ClkActivationTime - 2) が 3 の倍数) の場合

書き込みモードでの ADV 立ち上がりエッジ (ADV が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(15)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(15) if (ClkActivationTime および ADVWrOffTime が奇数) または (ClkActivationTime および ADVWrOffTime が偶数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(15) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(15) if ((ADVWrOffTime - ClkActivationTime) が 3 の倍数)
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(15) if ((ADVWrOffTime - ClkActivationTime - 1) が 3 の倍数)
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(15) ((ADVWrOffTime - ClkActivationTime - 2) が 3 の倍数) の場合
(8) OE の立ち下がりエッジ (OE がアクティブ) および IO DIR の立ち上がりエッジ (データ バスが入力方向) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(15)
  • Case GPMCFCLKDIVIDER = 1:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(15) if (ClkActivationTime および OEOnTime が奇数) または (ClkActivationTime および OEOnTime が偶数)
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(15) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(15) if ((OEOnTime - ClkActivationTime) が 3 の倍数)
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(15) if ((OEOnTime - ClkActivationTime - 1) が 3 の倍数)
    • H = (2 + 0.5 × OEExtraDelay) × GPMC_FCLK(15) if ((OEOnTime - ClkActivationTime - 2) が 3 の倍数)

OE 立ち上がりエッジ (OE が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(15)
  • Case GPMCFCLKDIVIDER = 1:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(15) if (ClkActivationTime および OEOffTime が奇数) または (ClkActivationTime および OEOffTime が偶数)
    • それ以外の場合は、H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(15)
  • Case GPMCFCLKDIVIDER = 2:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(15) if ((OEOffTime - ClkActivationTime) が 3 の倍数)
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(15) if ((OEOffTime - ClkActivationTime - 1) が 3 の倍数)
    • H = (2 + 0.5 × OEExtraDelay) × GPMC_FCLK(15) ((OEOffTime - ClkActivationTime - 2) が 3 の倍数) の場合
(9) WE 立ち下がりエッジ (WE がアクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(15)
  • Case GPMCFCLKDIVIDER = 1:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(15) if (ClkActivationTime および WEOnTime が奇数) or (ClkActivationTime および WEOnTime が偶数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(15) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(15) if ((WEOnTime - ClkActivationTime) が 3 の倍数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(15) if ((WEOnTime - ClkActivationTime - 1) が 3 の倍数)
    • I = (2 + 0.5 × WEExtraDelay) × GPMC_FCLK(15) if ((WEOnTime - ClkActivationTime - 2) が 3 の倍数)

WE 立ち上がりエッジ (WE が非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK (15)
  • Case GPMCFCLKDIVIDER = 1:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(15) if (ClkActivationTime および WEOffTime が奇数) or (ClkActivationTime および WEOffTime が偶数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(15) otherwise
  • Case GPMCFCLKDIVIDER = 2:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(15) if ((WEOffTime - ClkActivationTime) が 3 の倍数)
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(15) if ((WEOffTime - ClkActivationTime - 1) が 3 の倍数)
    • I = (2 + 0.5 × WEExtraDelay) × GPMC_FCLK(15) if ((WEOffTime - ClkActivationTime - 2) が 3 の倍数)
(10) J = GPMC_FCLK(15)
(11) 最初の転送は、CLK DIV 1 モードのみです。
(12) CLK DIV 1 モードでの初期転送の後、すべてのデータは半サイクルです。
(13) CLK DIV 1 モード以外のモードでは、すべてのデータは GPMC_CLKOUT の半サイクルです。GPMC_FCLK から GPMC_CLKOUT を分周します。
(14) GPMC_CSn[i] で、i は 0、1、2、または 3 です。GPMC_WAIT[j] で、j は 0 または 1 です。
(15) P = GPMC_CLK 周期 (ns 単位)
(16) GPMC モジュールで、GPMC_CONFIG1_i 構成レジスタのビット フィールド GPMCFCLKDIVIDER の設定によりプログラム可能な、GPMC_CLK 出力クロックの最高および最低周波数に関連します。
(17) div_by_1_mode に対し：
  • GPMC_CONFIG1_i レジスタ：GPMCFCLKDIVIDER = 0h：
    • GPMC_CLK 周波数 = GPMC_FCLK 周波数

GPMC_FCLK_MUX に対し：
  • CTRLMMR_GPMC_CLKSEL[1-0] CLK_SEL = 01 = PER1_PLL_CLKOUT / 3 = 300 / 3 = 100MHz

TIMEPARAGRANULARITY_X1 に対し：
  • GPMC_CONFIG1_i レジスタ：TIMEPARAGRANULARITY = 0h = x1 レイテンシ (RD/WRCYCLETIME、RD/WRACCESSTIME、PAGEBURSTACCESSTIME、CSONTIME、CSRD/WROFFTIME、ADVONTIME、ADVRD/WROFFTIME、OEONTIME、OEOFFTIME、WEONTIME、WEOFFTIME、CYCLE2CYCLEDELAY、BUSTURNAROUND、TIMEOUTSTARTVALUE、WRDATAONADMUXBUS に影響)

extra_delay なしの場合：
  • GPMC_CONFIG2_i レジスタ：CSEXTRADELAY = 0h = CSn タイミング制御信号は遅延しない
  • GPMC_CONFIG4_i レジスタ：WEEXTRADELAY = 0h= nWE タイミング制御信号は遅延しない
  • GPMC_CONFIG4_i レジスタ：OEEXTRADELAY = 0h = nOE タイミング制御信号は遅延しない
  • GPMC_CONFIG3_i レジスタ：ADVEXTRADELAY = 0h = nADV タイミング制御信号は遅延しない
AM2434 AM2432 AM2431 GPMC および NOR フラッシュ — 同期単一読み出し (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 6-37 GPMC および NOR フラッシュ — 同期単一読み出し (GPMCFCLKDIVIDER = 0)
AM2434 AM2432 AM2431 GPMC および NOR フラッシュ — 同期バースト読み出し — 4x16 ビット (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 6-38 GPMC および NOR フラッシュ — 同期バースト読み出し — 4x16 ビット (GPMCFCLKDIVIDER = 0)
AM2434 AM2432 AM2431 GPMC および NOR フラッシュ — 同期バースト書き込み (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 6-39 GPMC および NOR フラッシュ — 同期バースト書き込み (GPMCFCLKDIVIDER = 0)
AM2434 AM2432 AM2431 GPMC および多重化 NOR フラッシュ — 同期バースト読み出し
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 6-40 GPMC および多重化 NOR フラッシュ — 同期バースト読み出し
AM2434 AM2432 AM2431 GPMC および多重化 NOR フラッシュ — 同期バースト書き込み
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 6-41 GPMC および多重化 NOR フラッシュ — 同期バースト書き込み