JAJSLT6G April   2021  – May 2024 AM2431 , AM2432 , AM2434

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン ダイアグラム
      1. 5.1.1 AM243x ALV のピン配置図
      2. 5.1.2 AM243x ALX のピン配置図
    2. 5.2 ピン属性
      1.      13
      2.      14
      3. 5.2.1 AM243x パッケージの比較表 (ALV と ALX の比較)
    3. 5.3 信号の説明
      1.      17
      2. 5.3.1  AM243x_ALX パッケージ - サポートされていないインターフェイスと信号
      3. 5.3.2  ADC
        1.       メイン ドメイン インスタンス
          1.        21
      4. 5.3.3  CPSW
        1.       メイン ドメイン インスタンス
          1.        24
          2.        25
          3.        26
          4.        27
          5. 5.3.3.1.1 CPSW3G IOSET
      5. 5.3.4  CPTS
        1.       メイン ドメイン インスタンス
          1.        31
          2.        32
      6. 5.3.5  DDRSS
        1.       メイン ドメイン インスタンス
          1.        35
      7. 5.3.6  ECAP
        1.       メイン ドメイン インスタンス
          1.        38
          2.        39
          3.        40
      8. 5.3.7  エミュレーションおよびデバッグ
        1.       メイン ドメイン インスタンス
          1.        43
        2.       MCU ドメインのインスタンス
          1.        45
      9. 5.3.8  EPWM
        1.       メイン ドメイン インスタンス
          1.        48
          2.        49
          3.        50
          4.        51
          5.        52
          6.        53
          7.        54
          8.        55
          9.        56
          10.        57
      10. 5.3.9  EQEP
        1.       メイン ドメイン インスタンス
          1.        60
          2.        61
          3.        62
      11. 5.3.10 FSI
        1.       メイン ドメイン インスタンス
          1.        65
          2.        66
          3.        67
          4.        68
          5.        69
          6.        70
          7.        71
          8.        72
      12. 5.3.11 GPIO
        1.       メイン ドメイン インスタンス
          1.        75
          2.        76
        2.       MCU ドメインのインスタンス
          1.        78
      13. 5.3.12 GPMC
        1.       メイン ドメイン インスタンス
          1.        81
          2. 5.3.12.1.1 GPMC0 の IOSET (ALV)
      14. 5.3.13 I2C
        1.       メイン ドメイン インスタンス
          1.        85
          2.        86
          3.        87
          4.        88
        2.       MCU ドメインのインスタンス
          1.        90
          2.        91
      15. 5.3.14 MCAN
        1.       メイン ドメイン インスタンス
          1.        94
          2.        95
      16. 5.3.15 SPI (MCSPI)
        1.       メイン ドメイン インスタンス
          1.        98
          2.        99
          3.        100
          4.        101
          5.        102
        2.       MCU ドメインのインスタンス
          1.        104
          2.        105
      17. 5.3.16 MMC
        1.       メイン ドメイン インスタンス
          1.        108
          2.        109
      18. 5.3.17 OSPI
        1.       メイン ドメイン インスタンス
          1.        112
      19. 5.3.18 電源
        1.       114
      20. 5.3.19 PRU_ICSSG
        1.       メイン ドメイン インスタンス
          1.        117
          2.        118
      21. 5.3.20 予約済み
        1.       120
      22. 5.3.21 SERDES
        1.       メイン ドメイン インスタンス
          1.        123
      23. 5.3.22 システム、その他
        1. 5.3.22.1 ブート モードの構成
          1.        メイン ドメイン インスタンス
            1.         127
        2. 5.3.22.2 クロック
          1.        MCU ドメインのインスタンス
            1.         130
        3. 5.3.22.3 システム
          1.        メイン ドメイン インスタンス
            1.         133
          2.        MCU ドメインのインスタンス
            1.         135
        4. 5.3.22.4 VMON
          1.        137
      24. 5.3.23 TIMER
        1.       メイン ドメイン インスタンス
          1.        140
        2.       MCU ドメインのインスタンス
          1.        142
      25. 5.3.24 UART
        1.       メイン ドメイン インスタンス
          1.        145
          2.        146
          3.        147
          4.        148
          5.        149
          6.        150
          7.        151
        2.       MCU ドメインのインスタンス
          1.        153
          2.        154
      26. 5.3.25 USB
        1.       メイン ドメイン インスタンス
          1.        157
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  電源投入時間 (POH)
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  消費電力の概略
    7. 6.7  電気的特性
      1. 6.7.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.7.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.7.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.7.4  eMMCPHY の電気的特性
      5. 6.7.5  SDIO 電気的特性
      6. 6.7.6  LVCMOS 電気的特性
      7. 6.7.7  ADC12B の電気的特性 (ALV パッケージ)
      8. 6.7.8  ADC10B の電気的特性 (ALX パッケージ)
      9. 6.7.9  USB2PHY の電気的特性
      10. 6.7.10 SerDes PHY の電気的特性
      11. 6.7.11 DDR の電気的特性
    8. 6.8  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.8.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.8.2 ハードウェア要件
      3. 6.8.3 プログラミング シーケンス
      4. 6.8.4 ハードウェア保証への影響
    9. 6.9  熱抵抗特性
      1. 6.9.1 熱抵抗特性
    10. 6.10 タイミングおよびスイッチング特性
      1. 6.10.1 タイミング パラメータおよび情報
      2. 6.10.2 電源要件
        1. 6.10.2.1 電源スルーレートの要件
        2. 6.10.2.2 電源シーケンス
          1. 6.10.2.2.1 パワーアップ シーケンシング
          2. 6.10.2.2.2 電源切断シーケンシング
      3. 6.10.3 システムのタイミング
        1. 6.10.3.1 リセット タイミング
        2. 6.10.3.2 安全信号タイミング
        3. 6.10.3.3 クロックのタイミング
      4. 6.10.4 クロック仕様
        1. 6.10.4.1 入力クロック / 発振器
          1. 6.10.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 6.10.4.1.1.1 負荷容量
            2. 6.10.4.1.1.2 シャント容量
          2. 6.10.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
        2. 6.10.4.2 出力クロック
        3. 6.10.4.3 PLL
        4. 6.10.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.10.5 ペリフェラル
        1. 6.10.5.1  CPSW3G
          1. 6.10.5.1.1 CPSW3G MDIO のタイミング
          2. 6.10.5.1.2 CPSW3G RMII のタイミング
          3. 6.10.5.1.3 CPSW3G RGMII のタイミング
          4. 6.10.5.1.4 CPSW3G IOSET
        2. 6.10.5.2  DDRSS
        3. 6.10.5.3  ECAP
        4. 6.10.5.4  EPWM
        5. 6.10.5.5  EQEP
        6. 6.10.5.6  FSI
        7. 6.10.5.7  GPIO
        8. 6.10.5.8  GPMC
          1. 6.10.5.8.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.10.5.8.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.10.5.8.3 GPMC および NAND フラッシュ — 非同期モード
          4. 6.10.5.8.4 GPMC0 の IOSET (ALV)
        9. 6.10.5.9  I2C
        10. 6.10.5.10 MCAN
        11. 6.10.5.11 MCSPI
          1. 6.10.5.11.1 MCSPI — コントローラ モード
          2. 6.10.5.11.2 MCSPI — ペリフェラル モード
        12. 6.10.5.12 MMCSD
          1. 6.10.5.12.1 MMC0 - eMMC インターフェイス
            1. 6.10.5.12.1.1 レガシー SDR モード
            2. 6.10.5.12.1.2 ハイスピード SDR モード
            3. 6.10.5.12.1.3 ハイスピード DDR モード
            4. 6.10.5.12.1.4 HS200 Mode
          2. 6.10.5.12.2 MMC1 - SD/SDIO インターフェイス
            1. 6.10.5.12.2.1 デフォルト速度モード
            2. 6.10.5.12.2.2 ハイスピード モード
            3. 6.10.5.12.2.3 UHS–I SDR12 モード
            4. 6.10.5.12.2.4 UHS–I SDR25 モード
            5. 6.10.5.12.2.5 UHS–I SDR50 モード
            6. 6.10.5.12.2.6 UHS–I DDR50 モード
            7. 6.10.5.12.2.7 UHS–I SDR104 モード
        13. 6.10.5.13 CPTS
        14. 6.10.5.14 OSPI
          1. 6.10.5.14.1 OSPI0 PHY モード
            1. 6.10.5.14.1.1 PHY データ トレーニング付き OSPI0
            2. 6.10.5.14.1.2 データ トレーニングなし OSPI0
              1. 6.10.5.14.1.2.1 OSPI0 PHY SDR のタイミング
              2. 6.10.5.14.1.2.2 OSPI0 PHY DDR のタイミング
          2. 6.10.5.14.2 OSPI0 タップ モード
            1. 6.10.5.14.2.1 OSPI0 タップ SDR のタイミング
            2. 6.10.5.14.2.2 OSPI0 タップ DDR のタイミング
        15. 6.10.5.15 PCIe
        16. 6.10.5.16 PRU_ICSSG
          1. 6.10.5.16.1 PRU_ICSSG プログラマブル リアルタイム ユニット (PRU)
            1. 6.10.5.16.1.1 PRU_ICSSG PRU 直接出力モードのタイミング
            2. 6.10.5.16.1.2 PRU_ICSSG PRU パラレル キャプチャ モードのタイミング
            3. 6.10.5.16.1.3 PRU_ICSSG PRU のシフト モードのタイミング
            4. 6.10.5.16.1.4 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイス
              1. 6.10.5.16.1.4.1 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイスのタイミング
          2. 6.10.5.16.2 PRU_ICSSG パルス幅変調(PWM)
            1. 6.10.5.16.2.1 PRU_ICSSG PWM のタイミング
          3. 6.10.5.16.3 PRU_ICSSG 産業用イーサネット ペリフェラル (IEP)
            1. 6.10.5.16.3.1 PRU_ICSSG IEP のタイミング
          4. 6.10.5.16.4 PRU_ICSSG UART (Universal Asynchronous Receiver/Transmitter)
            1. 6.10.5.16.4.1 PRU_ICSSG UART のタイミング
          5. 6.10.5.16.5 PRU_ICSSG 拡張キャプチャ ペリフェラル (ECAP)
            1. 6.10.5.16.5.1 PRU_ICSSG ECAP のタイミング
          6. 6.10.5.16.6 PRU_ICSSG RGMII、MII_RT、スイッチ
            1. 6.10.5.16.6.1 PRU_ICSSG MDIO のタイミング
            2. 6.10.5.16.6.2 PRU_ICSSG MII のタイミング
            3. 6.10.5.16.6.3 PRU_ICSSG RGMII のタイミング
        17. 6.10.5.17 タイマ
        18. 6.10.5.18 UART
        19. 6.10.5.19 USB
      6. 6.10.6 エミュレーションおよびデバッグ
        1. 6.10.6.1 トレース
        2. 6.10.6.2 JTAG
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-R5F サブシステム (R5FSS)
      2. 7.2.2 Arm Cortex-M4F (M4FSS)
    3. 7.3 アクセラレータとコプロセッサ
      1. 7.3.1 プログラマブル リアルタイム ユニット サブシステムおよび産業用通信サブシステム (PRU_ICSSG)
    4. 7.4 その他のサブシステム
      1. 7.4.1 PDMA コントローラ
      2. 7.4.2 ペリフェラル
        1. 7.4.2.1  ADC
        2. 7.4.2.2  DCC
        3. 7.4.2.3  デュアル データ レート (DDR) 外部メモリ インターフェイス (DDRSS)
        4. 7.4.2.4  ECAP
        5. 7.4.2.5  EPWM
        6. 7.4.2.6  ELM
        7. 7.4.2.7  ESM
        8. 7.4.2.8  GPIO
        9. 7.4.2.9  EQEP
        10. 7.4.2.10 汎用メモリ コントローラ (GPMC)
        11. 7.4.2.11 I2C
        12. 7.4.2.12 MCAN
        13. 7.4.2.13 MCRC (エアコン) コントローラ
        14. 7.4.2.14 MCSPI
        15. 7.4.2.15 MMCSD
        16. 7.4.2.16 OSPI
        17. 7.4.2.17 PCIe (Peripheral Component Interconnect Express)
        18. 7.4.2.18 シリアライザ / デシリアライザ (SerDes) PHY
        19. 7.4.2.19 リアルタイム割り込み (RTI/WWDT)
        20. 7.4.2.20 デュアル モード タイマ (DMTIMER)
        21. 7.4.2.21 UART
        22. 7.4.2.22 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 一般的な配線ガイドライン
      2. 8.2.2 DDR 基板の設計およびレイアウトのガイドライン
      3. 8.2.3 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.3.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.3.2 外部ボードのループバック
        3. 8.2.3.3 DQS (オクタル SPI デバイスでのみ使用可能)
      4. 8.2.4 USB VBUS 設計ガイドライン
      5. 8.2.5 システム電源監視設計ガイドライン
      6. 8.2.6 高速差動信号のルーティング ガイド
      7. 8.2.7 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
      2. 8.3.2 発振器のグランド接続
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
      1. 9.3.1 注意事項および警告に関する情報
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALV|441
  • ALX|293
サーマルパッド・メカニカル・データ
発注情報

1 特長

プロセッサ コア：
  • リアルタイム処理向けに高度に統合され、最大 800MHz で動作する最大 2 つのデュアル コア Arm Cortex®-R5F MCU サブシステム
    • デュアル コア Arm Cortex®-R5F クラスタにより、デュアル コアおよびシングル コア動作をサポート
    • R5F コアごとに 32KB の I キャッシュと 32KB の D キャッシュ (全メモリに SECDED ECC 付き)
    • シングル コア：クラスタごとに 128KB の TCM (R5F コアごとに 128KB の TCM)
    • デュアル コア：クラスタごとに 128KB の TCM (R5F コアごとに 64KB の TCM)
  • 最高 400MHz で動作する 1 つのシングル コア Arm Cortex®-M4F MCU
    • 256KB の SRAM (SECDED ECC 付き)
メモリ サブシステム：
  • 最大 2MB のオンチップ RAM (OCSRAM) (SECDED ECC 付き)：
    • 256KB 単位で小さいバンクに分割し、最大 8 つの独立したメモリ バンクを構成可能
    • ソフトウェア タスクの分割を容易にするため、各メモリ バンクを 1 つのコアに割り当て可能
  • DDR サブシステム (DDRSS)
    • LPDDR4、DDR4 メモリ タイプをサポート
    • インライン ECC 付きでの 16 ビット データ バス
    • 最高 1600MT/s の速度をサポート
システム オン チップ (SoC) サービス：
  • デバイス管理セキュリティ コントローラ (DMSC-L)
    • 集中 SoC システム コントローラ
    • 初期ブート、セキュリティ、クロック / リセット / 電源管理を含むシステム サービスを管理
    • メッセージ マネージャを介したさまざまな処理ユニットとの通信
    • シンプルなインターフェイスにより未使用ペリフェラルを最適化
    • JTAG およびトレース インターフェイスを介したオンチップ デバッグ機能
  • データ移動サブシステム (DMSS：Data Movement Subsystem)
    • ブロック コピー DMA (BCDMA)
    • パケット DMA (PKTDMA)
    • セキュア プロキシ (SEC_PROXY)
    • リング アクセラレータ (RINGACC)
  • 時間同期サブシステム
    • 中央プラットフォーム時間同期 (CPTS：Central Platform Time Sync) モジュール
    • タイマ マネージャ (TIMERMANAGER) と 1024 のタイマ
    • 時間同期および比較イベント割り込みルータ
産業用サブシステム：
  • 2 つのギガビット産業用通信サブシステム (PRU_ICSSG)
    • Profinet IRT、Profinet RT、EtherNet/IP、EtherCAT、TSN (Time-Sensitive Networking)、その他のネットワーク プロトコルにも対応可能
    • 10/100Mb PRU-ICSS と下位互換
    • 各 PRU_ICSSG は以下を内蔵：
      • スライスごとに 3 つの PRU RISC コア (PRU_ICSSG ごとに 2 スライス)
        • PRU 汎用コア (PRU)
        • PRU リアルタイム ユニット コア (PRU-RTU)
        • PRU 送信コア (PRU-TX)
      • 各 PRU コアがサポートする機能：
        • 命令 RAM (ECC 付き)
        • ブロードサイド RAM
        • アキュムレータ付き乗算器 (MAC)
        • CRC16/32 ハードウェア アクセラレータ
        • バイト スワップによるビッグ / リトル エンディアン変換
        • SUM32 ハードウェア アクセラレータによる UDP チェックサム
        • タスク マネージャによるプリエンプションのサポート
      • 最大 2 つのイーサネット ポート
        • RGMII (10/100/1000)
        • MII (10/100)
      • 3 つのデータ RAM (ECC 付き)
      • 8 バンクの 30 × 32 ビット レジスタ スクラッチパッド メモリ
      • 割り込みコントローラとタスク マネージャ
      • 2 つの 64 ビット産業用イーサネット ペリフェラル (IEP) によるタイム スタンプ機能とその他の時間同期機能
      • 18 個のシグマ デルタ フィルタ モジュール (SDFM) インターフェイス
        • 短絡ロジック
        • 過電流ロジック
      • 6 つのマルチプロトコル位置エンコーダ インターフェイス
      • 1 つの拡張キャプチャ モジュール (ECAP)
      • 16550 互換 UART
        • 12Mbps の PROFIBUS をサポートする専用 192MHz クロック
セキュリティ：
  • セキュア ブート対応
    • ハードウェアで強化された RoT (Root-of-Trust：信頼の基点)
    • バックアップ キーによる RoT の切り替えをサポート
    • テイクオーバー保護、IP 保護、ロールバック禁止保護のサポート
      • 暗号化アクセラレーションに対応
    • 受信データ ストリームに基づいてキーマテリアルを自動的に切り替えできるセッション認識暗号化エンジン
  • 暗号化コアをサポート
    • AES - 128/192/256 ビットのキー サイズ
    • 3DES - 56/112/168 ビットのキー サイズ
    • MD5、SHA1
    • SHA2 - 224/256/384/512 ビットのキー サイズ
    • DRBG と真性乱数発生器
    • セキュア ブート対応のため PKA (公開鍵アクセラレータ) により RSA/ECC 処理を支援
  • DMA のサポート
    • デバッグのセキュリティ
  • 分離用の広範なファイアウォール サポート
  • セキュアなウォッチドッグ / タイマ / IPC
    • セキュアなストレージのサポート
    • XIP モードで OSPI インターフェイス用のオンザフライ暗号化 (OTFE) をサポート
    • パケット ベースのハードウェア暗号化エンジンによるデータ (ペイロード) 暗号化 / 認証でのネットワーク セキュリティ サポート
    • セキュリティ コプロセッサ (DMSC-L) によりキーおよびセキュリティ管理を実現、専用のデバイス レベル インターコネクトによりセキュリティを確保
汎用接続ペリフェラル：
  • 6 つの I2C (Inter-Integrated Circuit) ポート
  • 9 つの UART (Universal Asynchronous Receiver/Transmitter) モジュール
  • 1 つの 12 ビット アナログ / デジタル コンバータ (ADC)
    • 最大 4MSPS の構成可能なサンプル レート
    • 8 つの多重アナログ入力
  • 7 つのマルチチャネル シリアル ペリフェラル インターフェイス (SPI) コントローラ
  • 3 つの汎用 I/O (GPIO) モジュール
産業および制御用インターフェイス：
  • 9 つの拡張パルス幅変調器 (EPWM) モジュール
  • 3 つの拡張キャプチャ (ECAP) モジュール
  • 3 つの拡張直交エンコーダ パルス (EQEP) モジュール
  • CAN-FD をフルサポートする 2 つのモジュラー コントローラ エリア ネットワーク (MCAN) モジュール
  • 2 つの高速シリアル インターフェイス トランスミッタ (FSITX) コア
  • 6 つの高速シリアル インターフェイス レシーバ (FSIRX) コア

高速インターフェイス：

  • 以下をサポートする 1 つの統合型イーサネット スイッチ： (CPSW)
    • 最大 2 つの外部イーサネット ポート
      • RGMII (10/100/1000)
      • RMII (10/100)
    • IEEE 1588 (2008 Annex D、Annex E、Annex F) と 802.1AS PTP
    • Clause 45 MDIO PHY 管理
    • 省電力イーサネット (802.3az)
  • 1 つの PCI-Express® Gen2 コントローラ (PCIE)
    • Gen2 のシングル レーン動作をサポート
  • 1 つの USB 3.1 デュアルロール デバイス (DRD) サブシステム (USBSS)
    • USB ホスト、USB デバイス、USB デュアルロール デバイスとして構成可能なポート
    • USB デバイス：ハイスピード (480Mbps)、フルスピード (12Mbps)
    • USB ホスト：スーパースピード Gen 1 (5Gbps)、ハイスピード (480Mbps)、フルスピード (12Mbps)、ロースピード (1.5Mbps)
    • USB VBUS 検出機能を内蔵
  • 1 つのシリアライザ / デシリアライザ (SERDES)
    • PCI-Express® Gen2 または USB スーパースピード Gen1 に対応する
      1 つの SERDES PHY レーン
メディアおよびデータ ストレージ：
  • 2 つのマルチメディア カード / セキュア デジタル (MMCSD) インターフェイス
    • 1 つの eMMC 用 8 ビット (MMCSD0)
    • 1 つの MMCSD/SDIO 用 4 ビット (MMCSD1)
    • 高速カードの電圧切り替え (3.3V、1.8V) のための内蔵アナログ スイッチ
  • 1 つの汎用メモリ コントローラ (GPMC)
    • 133MHz クロックの 16 ビット パラレル バスまたは
    • 100MHz クロックの 32 ビット パラレル バス
    • エラー特定モジュール (ELM) のサポート
  • 以下のいずれかに構成可能な外部メモリ用の 1 つのフラッシュ サブシステム (FSS)
    • 1 つのオクタル SPI (OSPI) フラッシュ インターフェイス
    • または 1 つのクワッド SPI (QSPI) フラッシュ インターフェイス
パワー マネージメント：
  • 簡素化された電源シーケンス要件
  • デュアル電圧 I/O のサポート (3.3V/1.8V)
  • 内蔵 SDIO LDO により SD インターフェイスでの自動電圧遷移に対応
  • 内蔵の電圧スーパーバイザにより過電圧および低電圧状態を監視
  • 内蔵の電源グリッチ検出器により高速電源過渡を検出

機能安全：

  • 機能安全準拠
    • 機能安全アプリケーション向けに開発
    • IEC 61508 機能安全システム設計を支援するドキュメントを使用可能
    • SIL 3 までの決定論的対応能力
    • SIL 2 までのハードウェア インテグリティ
    • 安全関連の認証
    • 演算上特に重要なメモリの ECC またはパリティ
    • CPU とオンチップ RAM の内蔵セルフテスト (BIST)
    • 専用エラー ピン付きのエラー シグナリング モジュール (ESM)
    • 一部の内部バス インターコネクトの ECC とパリティ
    • 各種ランタイム安全診断：
      • 電圧、温度、およびクロック監視
      • ウィンドウ ウォッチドッグ タイマ
      • CRC エンジンによるメモリ整合性チェック
    • 専用メモリ、インターフェイス、FFI (Freedom From Interference) 機能により SoC 全体から分離できる M4FSS を備えた MCU ドメイン
      • 独立したインターコネクト
      • ファイアウォールとタイムアウト ガスケット
      • 制御されたリセット絶縁
      • 専用の MCU PLL および MMR 制御
      • 個別の I/O 電圧電源レール
SoC アーキテクチャ：
  • OSPI/QSPI フラッシュ、SPI フラッシュ、パラレル NOR フラッシュ、パラレル NAND フラッシュ、UART、I2C、MMCSD、eMMC、USB、PCIe、イーサネット インターフェイスからのブートをサポート
  • 16nm FinFET テクノロジ
パッケージ オプション：
  • ALV：17.2mm × 17.2mm、0.8mm ピッチ
    (441 ピン) [リッド付き] フリップ チップ ボール グリッド アレイ
    (FCBGA)
  • ALX：11.0mm × 11.0mm、0.5mm ピッチ
    (293 ピン) [オーバーモールド] フリップ チップ / チップ スケール パッケージ
    (FCCSP)