JAJSLT6G April 2021 – May 2024 AM2431 , AM2432 , AM2434
PRODUCTION DATA
デバイスごとのパッケージ図は、PDF版データシートをご参照ください。
表 6-46、表 6-47、図 6-34、表 6-48、図 6-35、表 6-49、図 6-36 に、FSI のタイミング条件、タイミング要件、スイッチング特性を示します。
パラメータ | 最小値 | 最大値 | 単位 | |
---|---|---|---|---|
入力条件 | ||||
SRI | 入力スルーレート | 0.8 | 4 | V/ns |
出力条件 | ||||
CL | 出力負荷容量 | 1 | 7 | pF |
番号 | 最小値 | 最大値 | 単位 | ||
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FSIR1 | tc(RX_CLK) | サイクル時間、FSI_RXn_CLK | 20 | ns | |
FSIR2 | tw(RX_CLK) | パルス幅、FSI_RXn_CLK Low または FSI_RXn_CLK High | 0.5P - 1(1) | 0.5P + 1(1) | ns |
FSIR3 | tsu(RX_D-RX_CLK) | セットアップ時間、FSI_RXn_D[1:0] 有効から FSI_RXn_CLK まで | 3 | ns | |
FSIR4 | th(RX_CLK-RX_D) | ホールド時間、FSI_RXn_CLK から FSI_RXn_D[1:0] 有効の間 | 2.5 | ns |
番号 | パラメータ | モード | 最小値 | 最大値 | 単位 | |
---|---|---|---|---|---|---|
FSIT1 | tc(TX_CLK) | サイクル時間、FSI_TXn_CLK | FSI モード | 20 | ns | |
FSIT2 | tw(TX_CLK) | パルス幅、FSI_TXn_CLK Low または FSI_TXn_CLK High | FSI モード | 0.5p + 1(1) | 0.5P - 1(1) | ns |
FSIT3 | td(TX_CLK-TX_D) | 遅延時間、(FSI_TXn_CLK High または FSI_TXn_CLK Low) から FSI_TXn_D[1:0] 有効まで | FSI モード | 0.25P - 2(1) | 0.25P + 2.5(1) | ns |
番号 | パラメータ | モード | 最小値 | 最大値 | 単位 | |
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FSIT4 | tc(TX_CLK) | サイクル時間、FSI_TXn_CLK | SPI モード | 20 | ns | |
FSIT5 | tw(TX_CLK) | パルス幅、FSI_TXn_CLK Low または FSI_TXn_CLK High | SPI モード | 0.5P + 1(1) | 0.5P - 1(1) | ns |
FSIT6 | td(TX_CLKH-TX_D0) | 遅延時間、FSI_TXn_CLK High から FSI_TXn_D0 有効まで | SPI モード | 3 | ns | |
FSIT7 | td(TX_D1-TX_CLK) | 遅延時間、FSI_TXn_D1 Low から FSI_TXn_CLK High まで | SPI モード | P - 3(1) | ns | |
FSIT8 | td(TX_CLK-TX_D1) | 遅延時間、FSI_TXn_CLK Low から FSI_TXn_D1 High まで | SPI モード | P - 2(1) | ns |
詳細については、デバイスのテクニカル リファレンス マニュアルで「ペリフェラル」の章にある「高速シリアル インターフェイス」セクションを参照してください。