JAJSLT6G April   2021  – May 2024 AM2431 , AM2432 , AM2434

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン ダイアグラム
      1. 5.1.1 AM243x ALV のピン配置図
      2. 5.1.2 AM243x ALX のピン配置図
    2. 5.2 ピン属性
      1.      13
      2.      14
      3. 5.2.1 AM243x パッケージの比較表 (ALV と ALX の比較)
    3. 5.3 信号の説明
      1.      17
      2. 5.3.1  AM243x_ALX パッケージ - サポートされていないインターフェイスと信号
      3. 5.3.2  ADC
        1.       メイン ドメイン インスタンス
          1.        21
      4. 5.3.3  CPSW
        1.       メイン ドメイン インスタンス
          1.        24
          2.        25
          3.        26
          4.        27
          5. 5.3.3.1.1 CPSW3G IOSET
      5. 5.3.4  CPTS
        1.       メイン ドメイン インスタンス
          1.        31
          2.        32
      6. 5.3.5  DDRSS
        1.       メイン ドメイン インスタンス
          1.        35
      7. 5.3.6  ECAP
        1.       メイン ドメイン インスタンス
          1.        38
          2.        39
          3.        40
      8. 5.3.7  エミュレーションおよびデバッグ
        1.       メイン ドメイン インスタンス
          1.        43
        2.       MCU ドメインのインスタンス
          1.        45
      9. 5.3.8  EPWM
        1.       メイン ドメイン インスタンス
          1.        48
          2.        49
          3.        50
          4.        51
          5.        52
          6.        53
          7.        54
          8.        55
          9.        56
          10.        57
      10. 5.3.9  EQEP
        1.       メイン ドメイン インスタンス
          1.        60
          2.        61
          3.        62
      11. 5.3.10 FSI
        1.       メイン ドメイン インスタンス
          1.        65
          2.        66
          3.        67
          4.        68
          5.        69
          6.        70
          7.        71
          8.        72
      12. 5.3.11 GPIO
        1.       メイン ドメイン インスタンス
          1.        75
          2.        76
        2.       MCU ドメインのインスタンス
          1.        78
      13. 5.3.12 GPMC
        1.       メイン ドメイン インスタンス
          1.        81
          2. 5.3.12.1.1 GPMC0 の IOSET (ALV)
      14. 5.3.13 I2C
        1.       メイン ドメイン インスタンス
          1.        85
          2.        86
          3.        87
          4.        88
        2.       MCU ドメインのインスタンス
          1.        90
          2.        91
      15. 5.3.14 MCAN
        1.       メイン ドメイン インスタンス
          1.        94
          2.        95
      16. 5.3.15 SPI (MCSPI)
        1.       メイン ドメイン インスタンス
          1.        98
          2.        99
          3.        100
          4.        101
          5.        102
        2.       MCU ドメインのインスタンス
          1.        104
          2.        105
      17. 5.3.16 MMC
        1.       メイン ドメイン インスタンス
          1.        108
          2.        109
      18. 5.3.17 OSPI
        1.       メイン ドメイン インスタンス
          1.        112
      19. 5.3.18 電源
        1.       114
      20. 5.3.19 PRU_ICSSG
        1.       メイン ドメイン インスタンス
          1.        117
          2.        118
      21. 5.3.20 予約済み
        1.       120
      22. 5.3.21 SERDES
        1.       メイン ドメイン インスタンス
          1.        123
      23. 5.3.22 システム、その他
        1. 5.3.22.1 ブート モードの構成
          1.        メイン ドメイン インスタンス
            1.         127
        2. 5.3.22.2 クロック
          1.        MCU ドメインのインスタンス
            1.         130
        3. 5.3.22.3 システム
          1.        メイン ドメイン インスタンス
            1.         133
          2.        MCU ドメインのインスタンス
            1.         135
        4. 5.3.22.4 VMON
          1.        137
      24. 5.3.23 TIMER
        1.       メイン ドメイン インスタンス
          1.        140
        2.       MCU ドメインのインスタンス
          1.        142
      25. 5.3.24 UART
        1.       メイン ドメイン インスタンス
          1.        145
          2.        146
          3.        147
          4.        148
          5.        149
          6.        150
          7.        151
        2.       MCU ドメインのインスタンス
          1.        153
          2.        154
      26. 5.3.25 USB
        1.       メイン ドメイン インスタンス
          1.        157
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  電源投入時間 (POH)
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  消費電力の概略
    7. 6.7  電気的特性
      1. 6.7.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.7.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.7.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.7.4  eMMCPHY の電気的特性
      5. 6.7.5  SDIO 電気的特性
      6. 6.7.6  LVCMOS 電気的特性
      7. 6.7.7  ADC12B の電気的特性 (ALV パッケージ)
      8. 6.7.8  ADC10B の電気的特性 (ALX パッケージ)
      9. 6.7.9  USB2PHY の電気的特性
      10. 6.7.10 SerDes PHY の電気的特性
      11. 6.7.11 DDR の電気的特性
    8. 6.8  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.8.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.8.2 ハードウェア要件
      3. 6.8.3 プログラミング シーケンス
      4. 6.8.4 ハードウェア保証への影響
    9. 6.9  熱抵抗特性
      1. 6.9.1 熱抵抗特性
    10. 6.10 タイミングおよびスイッチング特性
      1. 6.10.1 タイミング パラメータおよび情報
      2. 6.10.2 電源要件
        1. 6.10.2.1 電源スルーレートの要件
        2. 6.10.2.2 電源シーケンス
          1. 6.10.2.2.1 パワーアップ シーケンシング
          2. 6.10.2.2.2 電源切断シーケンシング
      3. 6.10.3 システムのタイミング
        1. 6.10.3.1 リセット タイミング
        2. 6.10.3.2 安全信号タイミング
        3. 6.10.3.3 クロックのタイミング
      4. 6.10.4 クロック仕様
        1. 6.10.4.1 入力クロック / 発振器
          1. 6.10.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 6.10.4.1.1.1 負荷容量
            2. 6.10.4.1.1.2 シャント容量
          2. 6.10.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
        2. 6.10.4.2 出力クロック
        3. 6.10.4.3 PLL
        4. 6.10.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.10.5 ペリフェラル
        1. 6.10.5.1  CPSW3G
          1. 6.10.5.1.1 CPSW3G MDIO のタイミング
          2. 6.10.5.1.2 CPSW3G RMII のタイミング
          3. 6.10.5.1.3 CPSW3G RGMII のタイミング
          4. 6.10.5.1.4 CPSW3G IOSET
        2. 6.10.5.2  DDRSS
        3. 6.10.5.3  ECAP
        4. 6.10.5.4  EPWM
        5. 6.10.5.5  EQEP
        6. 6.10.5.6  FSI
        7. 6.10.5.7  GPIO
        8. 6.10.5.8  GPMC
          1. 6.10.5.8.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.10.5.8.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.10.5.8.3 GPMC および NAND フラッシュ — 非同期モード
          4. 6.10.5.8.4 GPMC0 の IOSET (ALV)
        9. 6.10.5.9  I2C
        10. 6.10.5.10 MCAN
        11. 6.10.5.11 MCSPI
          1. 6.10.5.11.1 MCSPI — コントローラ モード
          2. 6.10.5.11.2 MCSPI — ペリフェラル モード
        12. 6.10.5.12 MMCSD
          1. 6.10.5.12.1 MMC0 - eMMC インターフェイス
            1. 6.10.5.12.1.1 レガシー SDR モード
            2. 6.10.5.12.1.2 ハイスピード SDR モード
            3. 6.10.5.12.1.3 ハイスピード DDR モード
            4. 6.10.5.12.1.4 HS200 Mode
          2. 6.10.5.12.2 MMC1 - SD/SDIO インターフェイス
            1. 6.10.5.12.2.1 デフォルト速度モード
            2. 6.10.5.12.2.2 ハイスピード モード
            3. 6.10.5.12.2.3 UHS–I SDR12 モード
            4. 6.10.5.12.2.4 UHS–I SDR25 モード
            5. 6.10.5.12.2.5 UHS–I SDR50 モード
            6. 6.10.5.12.2.6 UHS–I DDR50 モード
            7. 6.10.5.12.2.7 UHS–I SDR104 モード
        13. 6.10.5.13 CPTS
        14. 6.10.5.14 OSPI
          1. 6.10.5.14.1 OSPI0 PHY モード
            1. 6.10.5.14.1.1 PHY データ トレーニング付き OSPI0
            2. 6.10.5.14.1.2 データ トレーニングなし OSPI0
              1. 6.10.5.14.1.2.1 OSPI0 PHY SDR のタイミング
              2. 6.10.5.14.1.2.2 OSPI0 PHY DDR のタイミング
          2. 6.10.5.14.2 OSPI0 タップ モード
            1. 6.10.5.14.2.1 OSPI0 タップ SDR のタイミング
            2. 6.10.5.14.2.2 OSPI0 タップ DDR のタイミング
        15. 6.10.5.15 PCIe
        16. 6.10.5.16 PRU_ICSSG
          1. 6.10.5.16.1 PRU_ICSSG プログラマブル リアルタイム ユニット (PRU)
            1. 6.10.5.16.1.1 PRU_ICSSG PRU 直接出力モードのタイミング
            2. 6.10.5.16.1.2 PRU_ICSSG PRU パラレル キャプチャ モードのタイミング
            3. 6.10.5.16.1.3 PRU_ICSSG PRU のシフト モードのタイミング
            4. 6.10.5.16.1.4 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイス
              1. 6.10.5.16.1.4.1 PRU_ICSSG PRU シグマ デルタおよびペリフェラル インターフェイスのタイミング
          2. 6.10.5.16.2 PRU_ICSSG パルス幅変調(PWM)
            1. 6.10.5.16.2.1 PRU_ICSSG PWM のタイミング
          3. 6.10.5.16.3 PRU_ICSSG 産業用イーサネット ペリフェラル (IEP)
            1. 6.10.5.16.3.1 PRU_ICSSG IEP のタイミング
          4. 6.10.5.16.4 PRU_ICSSG UART (Universal Asynchronous Receiver/Transmitter)
            1. 6.10.5.16.4.1 PRU_ICSSG UART のタイミング
          5. 6.10.5.16.5 PRU_ICSSG 拡張キャプチャ ペリフェラル (ECAP)
            1. 6.10.5.16.5.1 PRU_ICSSG ECAP のタイミング
          6. 6.10.5.16.6 PRU_ICSSG RGMII、MII_RT、スイッチ
            1. 6.10.5.16.6.1 PRU_ICSSG MDIO のタイミング
            2. 6.10.5.16.6.2 PRU_ICSSG MII のタイミング
            3. 6.10.5.16.6.3 PRU_ICSSG RGMII のタイミング
        17. 6.10.5.17 タイマ
        18. 6.10.5.18 UART
        19. 6.10.5.19 USB
      6. 6.10.6 エミュレーションおよびデバッグ
        1. 6.10.6.1 トレース
        2. 6.10.6.2 JTAG
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-R5F サブシステム (R5FSS)
      2. 7.2.2 Arm Cortex-M4F (M4FSS)
    3. 7.3 アクセラレータとコプロセッサ
      1. 7.3.1 プログラマブル リアルタイム ユニット サブシステムおよび産業用通信サブシステム (PRU_ICSSG)
    4. 7.4 その他のサブシステム
      1. 7.4.1 PDMA コントローラ
      2. 7.4.2 ペリフェラル
        1. 7.4.2.1  ADC
        2. 7.4.2.2  DCC
        3. 7.4.2.3  デュアル データ レート (DDR) 外部メモリ インターフェイス (DDRSS)
        4. 7.4.2.4  ECAP
        5. 7.4.2.5  EPWM
        6. 7.4.2.6  ELM
        7. 7.4.2.7  ESM
        8. 7.4.2.8  GPIO
        9. 7.4.2.9  EQEP
        10. 7.4.2.10 汎用メモリ コントローラ (GPMC)
        11. 7.4.2.11 I2C
        12. 7.4.2.12 MCAN
        13. 7.4.2.13 MCRC (エアコン) コントローラ
        14. 7.4.2.14 MCSPI
        15. 7.4.2.15 MMCSD
        16. 7.4.2.16 OSPI
        17. 7.4.2.17 PCIe (Peripheral Component Interconnect Express)
        18. 7.4.2.18 シリアライザ / デシリアライザ (SerDes) PHY
        19. 7.4.2.19 リアルタイム割り込み (RTI/WWDT)
        20. 7.4.2.20 デュアル モード タイマ (DMTIMER)
        21. 7.4.2.21 UART
        22. 7.4.2.22 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 一般的な配線ガイドライン
      2. 8.2.2 DDR 基板の設計およびレイアウトのガイドライン
      3. 8.2.3 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.3.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.3.2 外部ボードのループバック
        3. 8.2.3.3 DQS (オクタル SPI デバイスでのみ使用可能)
      4. 8.2.4 USB VBUS 設計ガイドライン
      5. 8.2.5 システム電源監視設計ガイドライン
      6. 8.2.6 高速差動信号のルーティング ガイド
      7. 8.2.7 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
      2. 8.3.2 発振器のグランド接続
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
      1. 9.3.1 注意事項および警告に関する情報
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALV|441
  • ALX|293
サーマルパッド・メカニカル・データ
発注情報

6.7.7 ADC12B の電気的特性 (ALV パッケージ)

推奨動作条件範囲内 (特に記述のない限り)
パラメータ テスト条件 最小値 代表値 最大値 単位
分解能 (ALV パッケージ) 12 ビット
VADC0_VREFP(1) 正のリファレンス電圧、
ADC0_VREFP		 1.71 1.89 V
VADC0_VREFN(1) 負のリファレンス電圧、
ADC0_VREFN		 VSS V
VADC_AIN[7:0] アナログ入力電圧、
ADC_AIN[7:0]、フルスケール		 VSS VDDA_ADC0 V
DNL 微分非直線性 > -1 +1 LSB
INL 積分非直線性 -2 +2 LSB
LSBGAIN-ERROR ゲイン誤差 ±10 LSB
LSBOFFSET-ERROR オフセット誤差 ±5 LSB
SNR 信号対雑音比 入力信号：
200kHz 正弦波、
-0.5dB フルスケール		 70 dB
THD 全高調波歪み 入力信号：
200kHz 正弦波、
-0.5dB フルスケール		 -75 dB
ZADC_AIN[0:7] アナログ入力インピーダンス、
ADC0_AIN[7:0]		 (2) Ω
IIN 入力リーケージ ±10 μA
CSMPL サンプリング容量 5.5 pF
サンプリング動特性
FSMPL_CLK ADC0 SMPL_CLK 周波数 60 MHz
tC 変換時間 13 ADC0
SMPL_CLK
サイクル
tACQ アクイジション時間 2 257 ADC0
SMPL_CLK
サイクル
TR サンプリング レート ADC0 SMPL_CLK
= 60MHz		 4 MSPS
汎用入力モード(3)
VIL 入力 Low 電圧 0.35 × VDDA_ADC0 V
VILSS 入力 Low 電圧 (定常状態) 0.35 × VDDA_ADC0 V
VIH 入力 High 電圧 0.65 × VDDA_ADC0 V
VIHSS 入力 High 電圧 (定常状態) 0.65 × VDDA_ADC0 V
VHYS 入力ヒステリシス電圧 200 mV
II 入力リーク電流 ADC0_AIN[7:0] = VDDA_ADC0
または
ADC0_AIN[7:0] = VSS		 10 μA
(1) ADC0_REFP および ADC0_REFN リファレンス入力は、高過渡電源レールとして扱う必要があるアナログ入力です。ADC0_REFN は、その他のすべての VSS ピンとともに PCB のグランド プレーンに直接接続する必要があり、ADC0_REFP は、4mA 以上の電流を供給できる電源に接続する必要があります。電源の電圧許容誤差が ADC の基準電圧として許容可能な精度である場合、ADC0_REFP を VDDA_ADC0 と同じ電源に接続できます。高周波数デカップリング コンデンサを ADC0_REFP および ADC0_REFN ピンにビアで直接接続し、PCB 裏面のボール アレイ内に配置する必要があります。
(2) アクイジション時間とアクイジション周波数をユーザーが設定できるように、ADC0_AIN ピンは内部サンプリング コンデンサに接続されています。ADC0_AIN ピンの入力インピーダンスはサンプリング容量と、ユーザーが設定可能なアクイジション時間およびアクイジション周波数の関数です。設計者は、各 ADC0_AIN ピンのソース インピーダンスによって内部サンプリング コンデンサを充電するのに必要な時間を把握する必要があります。アクイジション時間は、内部サンプリング コンデンサが 14 ビットを超える精度までセトリングするのに十分な長さに設定する必要があります。
(3) ADC0 は汎用入力モードで動作するように構成できます。この場合、すべての ADC0_AIN[7:0] 入力は、デジタル入力として動作するように、ADC0_CTRL レジスタ (gpi_mode_en = 1) によってグローバルに有効化されます。