JAJSOB0E October   2022  – August 2025 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン ダイアグラム
      1. 5.1.1 ZCZ ピン配置図
    2. 5.2 ピン属性
      1.      12
      2.      13
    3. 5.3 信号の説明
      1.      15
      2. 5.3.1  ADC
        1.       17
        2.       18
        3.       19
        4.       20
        5.       21
        6. 5.3.1.1 ADC-CMPSS の信号接続
      3. 5.3.2  ADC_CAL
        1.       24
      4. 5.3.3  ADC VREF
        1.       26
      5. 5.3.4  CPSW
        1.       28
        2.       29
        3.       30
        4.       31
        5.       32
        6.       33
        7.       34
      6. 5.3.5  CPTS
        1.       36
      7. 5.3.6  DAC
        1.       38
      8. 5.3.7  エミュレーションおよびデバッグ
        1.       40
        2.       41
      9. 5.3.8  EPWM
        1.       43
        2.       44
        3.       45
        4.       46
        5.       47
        6.       48
        7.       49
        8.       50
        9.       51
        10.       52
        11.       53
        12.       54
        13.       55
        14.       56
        15.       57
        16.       58
        17.       59
        18.       60
        19.       61
        20.       62
        21.       63
        22.       64
        23.       65
        24.       66
        25.       67
        26.       68
        27.       69
        28.       70
        29.       71
        30.       72
        31.       73
        32.       74
      10. 5.3.9  EQEP
        1.       76
        2.       77
        3.       78
      11. 5.3.10 FSI
        1.       80
        2.       81
        3.       82
        4.       83
        5.       84
        6.       85
        7.       86
        8.       87
      12. 5.3.11 GPIO
        1.       89
      13. 5.3.12 GPMC
        1.       91
      14. 5.3.13 I2C
        1.       93
        2.       94
        3.       95
        4.       96
        5.       97
      15. 5.3.14 LIN
        1.       99
        2.       100
        3.       101
        4.       102
        5.       103
      16. 5.3.15 MCAN
        1.       105
        2.       106
        3.       107
        4.       108
      17. 5.3.16 SPI (MCSPI)
        1.       110
        2.       111
        3.       112
        4.       113
        5.       114
      18. 5.3.17 MMC
        1.       116
      19. 5.3.18 電源
        1.       118
      20. 5.3.19 PRU-ICSS
        1.       120
        2.       121
        3.       122
        4.       123
        5.       124
      21. 5.3.20 QSPI
        1.       126
      22. 5.3.21 予約済みおよび未接続
        1.       128
      23. 5.3.22 SDFM
        1.       130
        2.       131
      24. 5.3.23 システム、その他
        1. 5.3.23.1 ブート モードの構成
          1.        134
        2. 5.3.23.2 クロック
          1.        136
          2.        137
          3.        138
        3. 5.3.23.3 システム
          1.        140
        4. 5.3.23.4 VMON
          1.        142
      25. 5.3.24 UART
        1.       144
        2.       145
        3.       146
        4.       147
        5.       148
        6.       149
      26. 5.3.25 XBAR
        1.       151
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  静電気放電 (ESD) 拡張車載定格
    3. 6.3  静電気放電 (ESD) 産業用評価
    4. 6.4  電源投入時間 (POH) の概要
      1. 6.4.1 車載用温度プロファイル
    5. 6.5  推奨動作条件
    6. 6.6  動作性能ポイント
    7. 6.7  消費電力の概略
      1. 6.7.1 消費電力 - 最大値
      2. 6.7.2 消費電力 - 標準値
      3. 6.7.3 消費電力 -トラクション インバータ
    8. 6.8  電気的特性
      1. 6.8.1 デジタルおよびアナログ IO 電気的特性
      2. 6.8.2 A/D コンバータ (ADC)
      3. 6.8.3 コンパレータ サブシステム A (CMPSSA)
      4. 6.8.4 コンパレータ サブシステム B (CMPSSB)
      5. 6.8.5 D/A コンバータ (DAC)
      6. 6.8.6 パワー マネージメント ユニット (PMU)
      7. 6.8.7 安全コンパレータ
    9. 6.9  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.9.1 VPP の仕様
      2. 6.9.2 ハードウェア要件
      3. 6.9.3 プログラミング シーケンス
      4. 6.9.4 ハードウェア保証への影響
    10. 6.10 熱抵抗特性
      1. 6.10.1 パッケージの熱特性
    11. 6.11 タイミングおよびスイッチング特性
      1. 6.11.1 タイミング パラメータおよび情報
      2. 6.11.2 電源シーケンス
        1. 6.11.2.1 パワーオンおよびリセットのシーケンシング
          1. 6.11.2.1.1 電源リセット シーケンスの説明
        2. 6.11.2.2 パワーダウン シーケンス
      3. 6.11.3 システムのタイミング
        1. 6.11.3.1 システムのタイミング条件
        2. 6.11.3.2 リセット タイミング
          1. 6.11.3.2.1 PORz のタイミング要件
          2.        190
          3. 6.11.3.2.2 WARMRSTn のスイッチング特性
          4.        192
          5. 6.11.3.2.3 WARMRSTn タイミング要件
          6.        194
        3. 6.11.3.3 安全信号タイミング
          1. 6.11.3.3.1 SAFETY_ERRORn スイッチング特性
          2.        197
      4. 6.11.4 クロック仕様
        1. 6.11.4.1 入力クロック / 発振器
          1. 6.11.4.1.1 水晶発振器 (XTAL) パラメータ
          2. 6.11.4.1.2 外部クロックの特性
        2. 6.11.4.2 クロックのタイミング
          1. 6.11.4.2.1 クロックのタイミング要件
          2.        204
          3. 6.11.4.2.2 クロックのスイッチング特性
          4.        206
      5. 6.11.5 周辺機器
        1. 6.11.5.1  2 ポートのギガビット イーサネット MAC (CPSW)
          1. 6.11.5.1.1 CPSW MDIO のタイミング
            1. 6.11.5.1.1.1 CPSW MDIO のタイミング条件
            2. 6.11.5.1.1.2 CPSW MDIO のタイミング要件
            3. 6.11.5.1.1.3 CPSW MDIO のスイッチング特性
            4.         213
          2. 6.11.5.1.2 CPSW RMII のタイミング
            1. 6.11.5.1.2.1 CPSW RMII のタイミング条件
            2. 6.11.5.1.2.2 CPSW RMII[x]_REFCLK のタイミング要件 - RMII モード
            3.         217
            4. 6.11.5.1.2.3 CPSW RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RXER のタイミング要件 - RMII モード
            5.         219
            6. 6.11.5.1.2.4 CPSW RMII[x]_TXD[1:0]、RMII[x]_TXEN のスイッチング特性 - RMII モード
            7.         221
          3. 6.11.5.1.3 CPSW RGMII のタイミング
            1. 6.11.5.1.3.1 CPSW RGMII のタイミング条件
            2. 6.11.5.1.3.2 CPSW RGMII[x]_RCLK のタイミング要件 - RGMII モード
            3. 6.11.5.1.3.3 CPSW RGMII[x]_RD[3:0]、RGMII[x]_RCTL のタイミング要件
            4.         226
            5. 6.11.5.1.3.4 CPSW RGMII[x]_TCLK のスイッチング特性 - RGMII モード
            6. 6.11.5.1.3.5 CPSW RGMII[x]_TD[3:0]、RGMII[x]_TCTL のスイッチング特性 - RGMII モード
            7.         229
        2. 6.11.5.2  拡張キャプチャ (eCAP)
          1. 6.11.5.2.1 ECAP のタイミング条件
          2. 6.11.5.2.2 ECAP のタイミング要件
          3.        233
          4. 6.11.5.2.3 ECAP スイッチング特性
          5.        235
        3. 6.11.5.3  拡張パルス幅変調 (ePWM)
          1. 6.11.5.3.1 EPWM のタイミング条件
          2. 6.11.5.3.2 EPWM のタイミング要件
          3.        239
          4. 6.11.5.3.3 EPWM スイッチング特性
          5.        241
          6.        EPWM の特性
        4. 6.11.5.4  拡張直交エンコーダ パルス (eQEP)
          1. 6.11.5.4.1 EQEP のタイミング条件
          2. 6.11.5.4.2 EQEP のタイミング要件
          3.        246
          4. 6.11.5.4.3 EQEP スイッチング特性
        5. 6.11.5.5  高速シリアル インターフェイス (FSI)
          1. 6.11.5.5.1 FSI のタイミング条件
          2. 6.11.5.5.2 FSIRX のタイミング要件
          3.        251
          4. 6.11.5.5.3 FSIRX スイッチング特性
          5. 6.11.5.5.4 FSITX スイッチング特性
          6.        254
          7. 6.11.5.5.5 FSITX SPI 信号モードのスイッチング特性
          8.        256
        6. 6.11.5.6  汎用入出力 (GPIO)
          1. 6.11.5.6.1 GPIO のタイミング条件
          2. 6.11.5.6.2 GPIO のタイミング要件
          3. 6.11.5.6.3 GPIO スイッチング特性
        7. 6.11.5.7  汎用メモリ コントローラ (GPMC)
          1. 6.11.5.7.1 GPMC のタイミング条件
          2. 6.11.5.7.2 GPMC/NOR フラッシュのタイミング要件 – 同期モード
          3. 6.11.5.7.3 GPMC/NOR フラッシュのスイッチング特性 - 同期モード 100MHz
          4.        265
          5. 6.11.5.7.4 GPMC/NOR フラッシュのタイミング要件 – 非同期モード
          6. 6.11.5.7.5 GPMC/NOR フラッシュのスイッチング特性 - 非同期モード 100MHz
          7.        268
          8. 6.11.5.7.6 GPMC/NAND フラッシュのタイミング要件 – 非同期モード
          9. 6.11.5.7.7 GPMC/NAND フラッシュのスイッチング特性 - 非同期モード 100MHz
          10.        271
        8. 6.11.5.8  インター インテグレーテッド サーキット (I2C)
          1. 6.11.5.8.1 I2C
        9. 6.11.5.9  LIN (Local Interconnect Network)
          1. 6.11.5.9.1 LIN のタイミング条件
          2. 6.11.5.9.2 LIN のタイミング要件
          3. 6.11.5.9.3 LIN スイッチング特性
        10. 6.11.5.10 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
          1. 6.11.5.10.1 MCAN のタイミング条件
          2. 6.11.5.10.2 MCAN スイッチング特性
        11. 6.11.5.11 シリアル・ペリフェラル・インターフェイス (SPI)
          1. 6.11.5.11.1 SPI のタイミング条件
          2. 6.11.5.11.2 SPI コントローラ モードのタイミング要件
          3.        284
          4. 6.11.5.11.3 SPI コントローラ モードのスイッチング特性 (クロック位相 = 0)
          5.        286
          6. 6.11.5.11.4 SPI ペリフェラル モードのタイミング要件
          7.        288
          8. 6.11.5.11.5 SPI ペリフェラル モードのスイッチング特性
          9.        290
        12. 6.11.5.12 マルチメディア カード セキュア デジタル (MMCSD)
          1. 6.11.5.12.1 MMC のタイミング条件
          2. 6.11.5.12.2 MMC のタイミング要件 - SDカードのデフォルト速度モード
          3.        294
          4. 6.11.5.12.3 MMC スイッチング特性 - SD カード デフォルト高速モード
          5.        296
          6. 6.11.5.12.4 MMC のタイミング要件 - SDカードの高速度モード
          7.        298
          8. 6.11.5.12.5 MMC スイッチング特性 - SDカード高速モード
          9.        300
        13. 6.11.5.13 クワッド シリアル ペリフェラル インターフェイス (QSPI)
          1. 6.11.5.13.1 QSPI のタイミング条件
          2. 6.11.5.13.2 QSPI のタイミング要件
          3.        304
          4. 6.11.5.13.3 QSPI スイッチング特性
          5.        306
        14. 6.11.5.14 プログラマブル リアルタイム ユニットおよび産業用通信サブシステム (PRU-ICSS)
          1. 6.11.5.14.1 PRU-ICSS プログラマブル リアルタイム ユニット (PRU)
            1. 6.11.5.14.1.1 PRU-ICSS PRU のタイミング条件
            2. 6.11.5.14.1.2 PRU-ICSS PRU のスイッチング特性 – 直接出力モード
            3.         311
            4. 6.11.5.14.1.3 PRU-ICSS PRU のタイミング要件 – パラレル キャプチャ モード
            5.         313
            6. 6.11.5.14.1.4 PRU-ICSS PRU のタイミング要件 – シフトイン モード
            7.         315
            8. 6.11.5.14.1.5 PRU-ICSS PRU のスイッチング特性 – シフト アウト モード
            9.         317
          2. 6.11.5.14.2 PRU-ICSS PRU シグマ デルタおよびペリフェラルインターフェイス
            1. 6.11.5.14.2.1 PRU_ICSS PRU シグマ デルタおよびペリフェラル インターフェイスのタイミング条件
            2. 6.11.5.14.2.2 PRU_ICSS PRU のタイミング要件 – シグマ デルタ モード
            3.         321
            4. 6.11.5.14.2.3 PRU-ICSS PRU タイミング要件 – ペリフェラル インターフェイス モード
            5.         323
            6. 6.11.5.14.2.4 PRU-ICSS PRU スイッチング特性 - ペリフェラル インターフェイス モード
            7.         325
          3. 6.11.5.14.3 PRU-ICSS パルス幅変調 (PWM)
            1. 6.11.5.14.3.1 PRU-ICSS PWM のタイミング条件
            2. 6.11.5.14.3.2 PRU-ICSS PWM スイッチング特性
            3.         329
          4. 6.11.5.14.4 PRU-ICSS 産業用イーサネット ペリフェラル (IEP)
            1. 6.11.5.14.4.1 PRU-ICSS IEP のタイミング条件
            2. 6.11.5.14.4.2 PRU-ICSS IEP タイミング要件 - SYNCx による入力有効化
            3.         333
            4. 6.11.5.14.4.3 PRU-ICSS IEP のタイミング要件 - デジタル IO
            5.         335
            6. 6.11.5.14.4.4 PRU-ICSS IEP タイミング要件- LATCHx_IN
            7.         337
          5. 6.11.5.14.5 PRU-ICSS UART (ユニバーサル非同期レシーバ / トランスミッタ)
            1. 6.11.5.14.5.1 PRU-ICSS UART のタイミング条件
            2. 6.11.5.14.5.2 PRU-ICSS UART タイミング要件
            3. 6.11.5.14.5.3 PRU-ICSS UART スイッチング特性
            4.         342
          6. 6.11.5.14.6 PRU-ICSS 拡張キャプチャ ペリフェラル (ECAP)
            1. 6.11.5.14.6.1 PRU-ICSS ECAP のタイミング条件
            2. 6.11.5.14.6.2 PRU-ICSS ECAP タイミング要件
            3.         346
            4. 6.11.5.14.6.3 PRU-ICSS ECAP スイッチング特性
            5.         348
          7. 6.11.5.14.7 PRU-ICSS MDIO および MII
            1. 6.11.5.14.7.1 PRU-ICSS MDIO のタイミング
              1. 6.11.5.14.7.1.1 PRU-ICSS MDIO のタイミング条件
              2. 6.11.5.14.7.1.2 PRU-ICSS MDIO タイミング要件
              3. 6.11.5.14.7.1.3 PRU-ICSS MDIO スイッチング特性
              4.          354
            2. 6.11.5.14.7.2 PRU-ICSS MII のタイミング
              1. 6.11.5.14.7.2.1 PRU-ICSS MII のタイミング条件
              2. 6.11.5.14.7.2.2 PRU_ICSSG MII のタイミング要件 – MII[x]_RX_CLK
              3.          358
              4. 6.11.5.14.7.2.3 PRU-ICSS MII のタイミング要件 - MII[x]_RXD[3:0]、MII[x]_RX_DV、MII[x]_RX_ER
              5.          360
              6. 6.11.5.14.7.2.4 PRU-ICSS MII スイッチング特性 - MII[x]_TX_CLK
              7.          362
              8. 6.11.5.14.7.2.5 PRU-ICSS MII スイッチング特性 - MII[x]_TXD[3:0] および MII[x]_TXEN
              9.          364
        15. 6.11.5.15 シグマ デルタ フィルタ モジュール (SDFM)
          1. 6.11.5.15.1 SDFM のタイミング条件
          2. 6.11.5.15.2 SDFM スイッチング特性
        16. 6.11.5.16 UART (ユニバーサル非同期レシーバ / トランスミッタ)
          1. 6.11.5.16.1 UART のタイミング条件
          2. 6.11.5.16.2 UART のタイミング要件
          3. 6.11.5.16.3 UART スイッチング特性
          4.        372
      6. 6.11.6 エミュレーションおよびデバッグ
        1. 6.11.6.1 JTAG
          1. 6.11.6.1.1 JTAG のタイミング条件
          2. 6.11.6.1.2 JTAG のタイミング要件
          3. 6.11.6.1.3 JTAG スイッチング特性
          4.        378
        2. 6.11.6.2 トレース
          1. 6.11.6.2.1 デバッグ トレースのタイミング条件
          2. 6.11.6.2.2 デバッグ トレースのスイッチング特性
          3.        382
    12. 6.12 デカップリング コンデンサの要件
      1. 6.12.1 デカップリング コンデンサの要件
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-R5F サブシステム
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 外部発振器
      2. 8.1.2 JTAG、EMU、およびトレース
      3. 8.1.3 ハードウェア設計ガイド
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZCZ|324
サーマルパッド・メカニカル・データ
発注情報
6.11.5.7.5 GPMC/NOR フラッシュのスイッチング特性 - 非同期モード 100MHz
(14)(15)
番号 パラメータ 説明 モード 最小値 最大値 単位
FA0 tw(be[x]nV) パルス幅、GPMC0_BE0n_CLE、GPMC0_BE1n 有効時間 読み出し N(12) ns
書き込み N(12) ns
FA1 tw(csnV) パルス幅、GPMC0_CSn[x](13) Low 読み出し A(1) ns
書き込み A(1) ns
FA3 td(csnV-advnIV) 遅延時間、GPMC0_CSn[x](13) 有効から GPMC0_ADVn_ALE 無効 読み出し B(2) – 2 B(2) + 2 ns
書き込み B(2) - 2 B(2) + 2 ns
FA4 td(csnV-oenIV) 遅延時間、GPMC0_CSn[x](13) 有効から GPMC0_OEn_REn 無効 (シングル読み取り) C(3) – 2 C(3) + 2 ns
FA9 td(aV-csnV) 遅延時間、GPMC0_A[27:1] 有効から GPMC0_CSn[x](13) 有効 J(9) – 2 J(9) + 2 ns
FA10 td(be[x]nV-csnV) 遅延時間、GPMC0_BE0n_CLE、GPMC0_BE1n 有効から GPMC0_CSn[x](13) 有効 J(9) – 2 J(9) + 2 ns
FA12 td(csnV-advnV) 遅延時間、GPMC0_CSn[x](13) 有効から GPMC0_ADVn_ALE 有効 K(10) – 2 K(10) + 2 ns
FA13 td(csnV-oenV) 遅延時間、GPMC0_CSn[x](13) 有効から GPMC0_OEn_REn 有効  L(11) – 2 L(11) + 2 ns
FA16 tw(alV) 連続する 2 回の読み取りおよび書き込みアクセス間のパルス幅 GPMC0_A[26:1] は無効 G(7) ns
FA18 td(csnV-oenIV) 遅延時間、GPMC0_CSn[x](13) 有効から GPMC0_OEn_REn 無効 (バースト読み取り) I(8) – 2 I(8) + 2 ns
FA20 tw(av) パルス幅、GPMC0_A[27:1] 有効 - 2 回目、3 回目、4 回目のアクセス D(4) ns
FA25 td(csnV-wenIV) 遅延時間、GPMC0_CSn[x](13) 有効から GPMC0_WEn 有効 E(5) – 2 E(5) + 2 ns
FA27 td(csnV-wenIV) 遅延時間、GPMC0_CSn[x](13) 有効から GPMC0_WEn 無効 F(6) – 2 F(6) + 2 ns
FA28 td(wenV-dV) 遅延時間、GPMC0_WEn 有効から GPMC0_AD[31:0] 有効 2 ns
FA29 td(dV-csnV) 遅延時間、GPMC0_AD[31:0] 有効から GPMC0_CSn[x](13) 有効 J(9) – 2 J(10) + 2 ns
FA37 td(oenV-aIV) 遅延時間、GPMC0_OEn_REn 有効から GPMC0_AD[31:0] 位相終了 2 ns
(1) 単一読み取りの場合：A = (CSRdOffTime - CSOnTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14)
単一書き込みの場合：A = (CSWrOffTime - CSOnTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14)
バースト読み取りの場合：A = (CSRdOffTime - CSOnTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14)
バースト書き込みの場合：A = (CSWrOffTime - CSOnTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14) n はページ バースト アクセス数。
(2) 読み取りの場合：B = ((ADVRdOffTime - CSOnTime) × (TimeParaGranularity + 1) + 0.5 × (ADVExtraDelay - CSExtraDelay)) × GPMC_FCLK(14)
書き込みの場合： B = ((ADVWrOffTime - CSOnTime) × (TimeParaGranularity + 1) + 0.5 × (ADVExtraDelay - CSExtraDelay)) × GPMC_FCLK(14)
(3) C = \((OEOffTime - CSOnTime) × (TimeParaGranularity + 1) + 0.5 × (OEExtraDelay - CSExtraDelay\)) × GPMC_FCLK(14)
(4) D = PageBurstAccessTime × (TimeParaGranularity + 1) × GPMC_FCLK(14)
(5) E = \((WEOnTime - CSOnTime) × (TimeParaGranularity + 1) + 0.5 × (WEExtraDelay - CSExtraDelay\)) × GPMC_FCLK(14)
(6) F = \((WEOffTime - CSOnTime) × (TimeParaGranularity + 1) + 0.5 × (WEExtraDelay - CSExtraDelay\)) × GPMC_FCLK(14)
(7) G = Cycle2CycleDelay × GPMC_FCLK(14)
(8) I = \((OEOffTime + (n - 1) × PageBurstAccessTime - CSOnTime) × (TimeParaGranularity + 1) + 0.5 × (OEExtraDelay - CSExtraDelay\)) × GPMC_FCLK(14)
(9) J = (CSOnTime × (TimeParaGranularity + 1) + 0.5 × CSExtraDelay) × GPMC_FCLK(14)
(10) K = \((ADVOnTime - CSOnTime) × (TimeParaGranularity + 1) + 0.5 × (ADVExtraDelay - CSExtraDelay\)) × GPMC_FCLK(14)
(11) L = \((OEOnTime - CSOnTime) × (TimeParaGranularity + 1) + 0.5 × (OEExtraDelay - CSExtraDelay\)) × GPMC_FCLK(14)
(12) 単一読み取りの場合：N = RdCycleTime × (TimeParaGranularity + 1) × GPMC_FCLK(14)
単一書き込みの場合：N = WrCycleTime × (TimeParaGranularity + 1) × GPMC_FCLK(14)
バースト読み取りの場合：N = (RdCycleTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14)
バースト書き込みの場合： N = (WrCycleTime + (n - 1) × PageBurstAccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14)
(13) GPMC_CSn[x] で、x は 0、1、2、または 3 です。
(14) GPMC_FCLK は、汎用メモリ コントローラの内部機能クロック周期で、ns 単位です。
(15) 133MHz GPMC_FCLK selected - CTRLMMR_GPMC_CLKSEL[0] CLK_SEL = 0 = MAIN_PLL0_HSDIV3_CLKOUT (133/100/80MHz)