JAJSDY9B April   2015  – April 2019 AM3358-EP

PRODUCTION DATA.  

  1. 1デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 機能ブロック図
  2. 2改訂履歴
  3. 3Device Features
    1. 3.1 Related Products
  4. 4Terminal Configuration and Functions
    1. 4.1 Pin Diagram
      1. 4.1.1 GCZ Package Pin Maps (Top View)
        1.       GCZ Pin Map [Section Left - Top View]
        2.       GCZ Pin Map [Section Middle - Top View]
        3.       GCZ Pin Map [Section Right - Top View]
    2. 4.2 Pin Attributes
    3. 4.3 Signal Descriptions
      1. 4.3.1 External Memory Interfaces
      2. 4.3.2 General Purpose IOs
      3. 4.3.3 Miscellaneous
        1. 4.3.3.1 eCAP
        2. 4.3.3.2 eHRPWM
        3. 4.3.3.3 eQEP
        4. 4.3.3.4 Timer
      4. 4.3.4 PRU-ICSS
        1. 4.3.4.1 PRU0
        2. 4.3.4.2 PRU1
      5. 4.3.5 Removable Media Interfaces
      6. 4.3.6 Serial Communication Interfaces
        1. 4.3.6.1 CAN
        2. 4.3.6.2 GEMAC_CPSW
        3. 4.3.6.3 I2C
        4. 4.3.6.4 McASP
        5. 4.3.6.5 SPI
        6. 4.3.6.6 UART
        7. 4.3.6.7 USB
  5. 5Specifications
    1. 5.1  Absolute Maximum Ratings
    2. 5.2  ESD Ratings
    3. 5.3  Power-On Hours (POH)
    4. 5.4  Operating Performance Points (OPPs)
    5. 5.5  Recommended Operating Conditions
    6. 5.6  Power Consumption Summary
    7. 5.7  DC Electrical Characteristics
    8. 5.8  Thermal Resistance Characteristics for GCZ Package
    9. 5.9  External Capacitors
      1. 5.9.1 Voltage Decoupling Capacitors
        1. 5.9.1.1 Core Voltage Decoupling Capacitors
        2. 5.9.1.2 I/O and Analog Voltage Decoupling Capacitors
      2. 5.9.2 Output Capacitors
    10. 5.10 Touch Screen Controller and Analog-to-Digital Subsystem Electrical Parameters
  6. 6Power and Clocking
    1. 6.1 Power Supplies
      1. 6.1.1 Power Supply Slew Rate Requirement
      2. 6.1.2 Power-Down Sequencing
      3. 6.1.3 VDD_MPU_MON Connections
      4. 6.1.4 Digital Phase-Locked Loop Power Supply Requirements
    2. 6.2 Clock Specifications
      1. 6.2.1 Input Clock Specifications
      2. 6.2.2 Input Clock Requirements
        1. 6.2.2.1 OSC0 Internal Oscillator Clock Source
          1. Table 6-2 OSC0 Crystal Circuit Requirements
          2. Table 6-3 OSC0 Crystal Circuit Characteristics
        2. 6.2.2.2 OSC0 LVCMOS Digital Clock Source
        3. 6.2.2.3 OSC1 Internal Oscillator Clock Source
          1. Table 6-5 OSC1 Crystal Circuit Requirements
          2. Table 6-6 OSC1 Crystal Circuit Characteristics
        4. 6.2.2.4 OSC1 LVCMOS Digital Clock Source
        5. 6.2.2.5 OSC1 Not Used
      3. 6.2.3 Output Clock Specifications
      4. 6.2.4 Output Clock Characteristics
        1. 6.2.4.1 CLKOUT1
        2. 6.2.4.2 CLKOUT2
  7. 7Peripheral Information and Timings
    1. 7.1  Parameter Information
      1. 7.1.1 Timing Parameters and Board Routing Analysis
    2. 7.2  Recommended Clock and Control Signal Transition Behavior
    3. 7.3  OPP50 Support
    4. 7.4  Controller Area Network (CAN)
      1. 7.4.1 DCAN Electrical Data and Timing
        1. Table 7-1 DCAN Timing Conditions
        2. Table 7-2 Timing Requirements for DCANx Receive
        3. Table 7-3 Switching Characteristics for DCANx Transmit
    5. 7.5  DMTimer
      1. 7.5.1 DMTimer Electrical Data and Timing
        1. Table 7-4 DMTimer Timing Conditions
        2. Table 7-5 Timing Requirements for DMTimer [1-7]
        3. Table 7-6 Switching Characteristics for DMTimer [4-7]
    6. 7.6  Ethernet Media Access Controller (EMAC) and Switch
      1. 7.6.1 EMAC and Switch Electrical Data and Timing
        1. Table 7-7 EMAC and Switch Timing Conditions
        2. 7.6.1.1   EMAC/Switch MDIO Electrical Data and Timing
          1. Table 7-8  Timing Requirements for MDIO_DATA
          2. Table 7-9  Switching Characteristics for MDIO_CLK
          3. Table 7-10 Switching Characteristics for MDIO_DATA
        3. 7.6.1.2   EMAC and Switch MII Electrical Data and Timing
          1. Table 7-11 Timing Requirements for GMII[x]_RXCLK - MII Mode
          2. Table 7-12 Timing Requirements for GMII[x]_TXCLK - MII Mode
          3. Table 7-13 Timing Requirements for GMII[x]_RXD[3:0], GMII[x]_RXDV, and GMII[x]_RXER - MII Mode
          4. Table 7-14 Switching Characteristics for GMII[x]_TXD[3:0], and GMII[x]_TXEN - MII Mode
        4. 7.6.1.3   EMAC and Switch RMII Electrical Data and Timing
          1. Table 7-15 Timing Requirements for RMII[x]_REFCLK - RMII Mode
          2. Table 7-16 Timing Requirements for RMII[x]_RXD[1:0], RMII[x]_CRS_DV, and RMII[x]_RXER - RMII Mode
          3. Table 7-17 Switching Characteristics for RMII[x]_TXD[1:0], and RMII[x]_TXEN - RMII Mode
        5. 7.6.1.4   EMAC and Switch RGMII Electrical Data and Timing
          1. Table 7-18 Timing Requirements for RGMII[x]_RCLK - RGMII Mode
          2. Table 7-19 Timing Requirements for RGMII[x]_RD[3:0], and RGMII[x]_RCTL - RGMII Mode
          3. Table 7-20 Switching Characteristics for RGMII[x]_TCLK - RGMII Mode
          4. Table 7-21 Switching Characteristics for RGMII[x]_TD[3:0], and RGMII[x]_TCTL - RGMII Mode
    7. 7.7  External Memory Interfaces
      1. 7.7.1 General-Purpose Memory Controller (GPMC)
        1. 7.7.1.1 GPMC and NOR Flash—Synchronous Mode
          1. Table 7-22 GPMC and NOR Flash Timing Conditions—Synchronous Mode
          2. Table 7-23 GPMC and NOR Flash Timing Requirements—Synchronous Mode
          3. Table 7-24 GPMC and NOR Flash Switching Characteristics—Synchronous Mode
        2. 7.7.1.2 GPMC and NOR Flash—Asynchronous Mode
          1. Table 7-25 GPMC and NOR Flash Timing Conditions—Asynchronous Mode
          2. Table 7-26 GPMC and NOR Flash Internal Timing Requirements—Asynchronous Mode
          3. Table 7-27 GPMC and NOR Flash Timing Requirements—Asynchronous Mode
          4. Table 7-28 GPMC and NOR Flash Switching Characteristics—Asynchronous Mode
        3. 7.7.1.3 GPMC and NAND Flash—Asynchronous Mode
          1. Table 7-29 GPMC and NAND Flash Timing Conditions—Asynchronous Mode
          2. Table 7-30 GPMC and NAND Flash Internal Timing Requirements—Asynchronous Mode
          3. Table 7-31 GPMC and NAND Flash Timing Requirements—Asynchronous Mode
          4. Table 7-32 GPMC and NAND Flash Switching Characteristics—Asynchronous Mode
      2. 7.7.2 mDDR(LPDDR), DDR2, DDR3, DDR3L Memory Interface
        1. 7.7.2.1 mDDR (LPDDR) Routing Guidelines
          1. 7.7.2.1.1 Board Designs
          2. 7.7.2.1.2 LPDDR Interface
            1. 7.7.2.1.2.1 LPDDR Interface Schematic
            2. 7.7.2.1.2.2 Compatible JEDEC LPDDR Devices
              1. Table 7-34 Compatible JEDEC LPDDR Devices (Per Interface)
            3. 7.7.2.1.2.3 PCB Stackup
            4. 7.7.2.1.2.4 Placement
            5. 7.7.2.1.2.5 LPDDR Keepout Region
            6. 7.7.2.1.2.6 Bulk Bypass Capacitors
            7. 7.7.2.1.2.7 High-Speed Bypass Capacitors
            8. 7.7.2.1.2.8 Net Classes
            9. 7.7.2.1.2.9 LPDDR Signal Termination
          3. 7.7.2.1.3 LPDDR CK and ADDR_CTRL Routing
        2. 7.7.2.2 DDR2 Routing Guidelines
          1. 7.7.2.2.1 Board Designs
          2. 7.7.2.2.2 DDR2 Interface
            1. 7.7.2.2.2.1  DDR2 Interface Schematic
            2. 7.7.2.2.2.2  Compatible JEDEC DDR2 Devices
              1. Table 7-46 Compatible JEDEC DDR2 Devices (Per Interface)
            3. 7.7.2.2.2.3  PCB Stackup
            4. 7.7.2.2.2.4  Placement
            5. 7.7.2.2.2.5  DDR2 Keepout Region
            6. 7.7.2.2.2.6  Bulk Bypass Capacitors
            7. 7.7.2.2.2.7  High-Speed (HS) Bypass Capacitors
            8. 7.7.2.2.2.8  Net Classes
            9. 7.7.2.2.2.9  DDR2 Signal Termination
            10. 7.7.2.2.2.10 DDR_VREF Routing
          3. 7.7.2.2.3 DDR2 CK and ADDR_CTRL Routing
        3. 7.7.2.3 DDR3 and DDR3L Routing Guidelines
          1. 7.7.2.3.1 Board Designs
            1. 7.7.2.3.1.1 DDR3 versus DDR2
          2. 7.7.2.3.2 DDR3 Device Combinations
          3. 7.7.2.3.3 DDR3 Interface
            1. 7.7.2.3.3.1  DDR3 Interface Schematic
            2. 7.7.2.3.3.2  Compatible JEDEC DDR3 Devices
            3. 7.7.2.3.3.3  PCB Stackup
            4. 7.7.2.3.3.4  Placement
            5. 7.7.2.3.3.5  DDR3 Keepout Region
            6. 7.7.2.3.3.6  Bulk Bypass Capacitors
            7. 7.7.2.3.3.7  High-Speed Bypass Capacitors
              1. 7.7.2.3.3.7.1 Return Current Bypass Capacitors
            8. 7.7.2.3.3.8  Net Classes
            9. 7.7.2.3.3.9  DDR3 Signal Termination
            10. 7.7.2.3.3.10 DDR_VREF Routing
            11. 7.7.2.3.3.11 VTT
          4. 7.7.2.3.4 DDR3 CK and ADDR_CTRL Topologies and Routing Definition
            1. 7.7.2.3.4.1 Two DDR3 Devices
              1. 7.7.2.3.4.1.1 CK and ADDR_CTRL Topologies, Two DDR3 Devices
              2. 7.7.2.3.4.1.2 CK and ADDR_CTRL Routing, Two DDR3 Devices
            2. 7.7.2.3.4.2 One DDR3 Device
              1. 7.7.2.3.4.2.1 CK and ADDR_CTRL Topologies, One DDR3 Device
              2. 7.7.2.3.4.2.2 CK and ADDR_CTRL Routing, One DDR3 Device
          5. 7.7.2.3.5 Data Topologies and Routing Definition
            1. 7.7.2.3.5.1 DQS[x] and DQ[x] Topologies, Any Number of Allowed DDR3 Devices
            2. 7.7.2.3.5.2 DQS[x] and DQ[x] Routing, Any Number of Allowed DDR3 Devices
          6. 7.7.2.3.6 Routing Specification
            1. 7.7.2.3.6.1 CK and ADDR_CTRL Routing Specification
            2. 7.7.2.3.6.2 DQS[x] and DQ[x] Routing Specification
    8. 7.8  I2C
      1. 7.8.1 I2C Electrical Data and Timing
        1. Table 7-70 I2C Timing Conditions – Slave Mode
        2. Table 7-71 Timing Requirements for I2C Input Timings
        3. Table 7-72 Switching Characteristics for I2C Output Timings
    9. 7.9  JTAG Electrical Data and Timing
      1. Table 7-73 JTAG Timing Conditions
      2. Table 7-74 Timing Requirements for JTAG
      3. Table 7-75 Switching Characteristics for JTAG
    10. 7.10 LCD Controller (LCDC)
      1. Table 7-76 LCD Controller Timing Conditions
      2. 7.10.1     LCD Interface Display Driver (LIDD Mode)
        1. Table 7-77 Timing Requirements for LCD LIDD Mode
        2. Table 7-78 Switching Characteristics for LCD LIDD Mode
      3. 7.10.2     LCD Raster Mode
        1. Table 7-79 Switching Characteristics for LCD Raster Mode
    11. 7.11 Multichannel Audio Serial Port (McASP)
      1. 7.11.1 McASP Device-Specific Information
      2. 7.11.2 McASP Electrical Data and Timing
        1. Table 7-80 McASP Timing Conditions
        2. Table 7-81 Timing Requirements for McASP
        3. Table 7-82 Switching Characteristics for McASP
    12. 7.12 Multichannel Serial Port Interface (McSPI)
      1. 7.12.1 McSPI Electrical Data and Timing
        1. 7.12.1.1 McSPI—Slave Mode
          1. Table 7-83 McSPI Timing Conditions – Slave Mode
          2. Table 7-84 Timing Requirements for McSPI Input Timings—Slave Mode
          3. Table 7-85 Switching Characteristics for McSPI Output Timings—Slave Mode
        2. 7.12.1.2 McSPI—Master Mode
          1. Table 7-86 McSPI Timing Conditions – Master Mode
          2. Table 7-87 Timing Requirements for McSPI Input Timings – Master Mode
          3. Table 7-88 Switching Characteristics for McSPI Output Timings – Master Mode
    13. 7.13 Multimedia Card (MMC) Interface
      1. 7.13.1 MMC Electrical Data and Timing
        1. Table 7-89 MMC Timing Conditions
        2. Table 7-90 Timing Requirements for MMC[x]_CMD and MMC[x]_DAT[7:0]
        3. Table 7-91 Switching Characteristics for MMC[x]_CLK
        4. Table 7-92 Switching Characteristics for MMC[x]_CMD and MMC[x]_DAT[7:0]—Standard Mode
        5. Table 7-93 Switching Characteristics for MMC[x]_CMD and MMC[x]_DAT[7:0]—High-Speed Mode
    14. 7.14 Programmable Real-Time Unit Subsystem and Industrial Communication Subsystem (PRU-ICSS)
      1. 7.14.1 Programmable Real-Time Unit (PRU-ICSS PRU)
        1. Table 7-94 PRU-ICSS PRU Timing Conditions
        2. 7.14.1.1   PRU-ICSS PRU Direct Input/Output Mode Electrical Data and Timing
          1. Table 7-95 PRU-ICSS PRU Timing Requirements - Direct Input Mode
          2. Table 7-96 PRU-ICSS PRU Switching Requirements – Direct Output Mode
        3. 7.14.1.2   PRU-ICSS PRU Parallel Capture Mode Electrical Data and Timing
          1. Table 7-97 PRU-ICSS PRU Timing Requirements - Parallel Capture Mode
        4. 7.14.1.3   PRU-ICSS PRU Shift Mode Electrical Data and Timing
          1. Table 7-98 PRU-ICSS PRU Timing Requirements – Shift In Mode
          2. Table 7-99 PRU-ICSS PRU Switching Requirements - Shift Out Mode
      2. 7.14.2 PRU-ICSS MII_RT and Switch
        1. Table 7-100 PRU-ICSS MII_RT Switch Timing Conditions
        2. 7.14.2.1    PRU-ICSS MDIO Electrical Data and Timing
          1. Table 7-101 PRU-ICSS MDIO Timing Requirements – MDIO_DATA
          2. Table 7-102 PRU-ICSS MDIO Switching Characteristics - MDIO_CLK
          3. Table 7-103 PRU-ICSS MDIO Switching Characteristics – MDIO_DATA
        3. 7.14.2.2    PRU-ICSS MII_RT Electrical Data and Timing
          1. Table 7-104 PRU-ICSS MII_RT Timing Requirements – MII_RXCLK
          2. Table 7-105 PRU-ICSS MII_RT Timing Requirements - MII[x]_TXCLK
          3. Table 7-106 PRU-ICSS MII_RT Timing Requirements - MII_RXD[3:0], MII_RXDV, and MII_RXER
          4. Table 7-107 PRU-ICSS MII_RT Switching Characteristics - MII_TXD[3:0] and MII_TXEN
      3. 7.14.3 PRU-ICSS Universal Asynchronous Receiver Transmitter (PRU-ICSS UART)
        1. Table 7-108 UART Timing Conditions
        2. Table 7-109 Timing Requirements for PRU-ICSS UART Receive
        3. Table 7-110 Switching Characteristics Over Recommended Operating Conditions for PRU-ICSS UART Transmit
    15. 7.15 Universal Asynchronous Receiver Transmitter (UART)
      1. 7.15.1 UART Electrical Data and Timing
        1. Table 7-111 Timing Requirements for UARTx Receive
        2. Table 7-112 Switching Characteristics for UARTx Transmit
      2. 7.15.2 UART IrDA Interface
  8. 8Device and Documentation Support
    1. 8.1 Device Nomenclature
    2. 8.2 Tools and Software
    3. 8.3 Documentation Support
    4. 8.4 Community Resources
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 Glossary
  9. 9Mechanical, Packaging, and Orderable Information
    1. 9.1 Via Channel
    2. 9.2 Packaging Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

1.1 特長

  • 最大800MHzの Sitara™ARM®Cortex®-A8 32 ビット RISC プロセッサ
    • NEON™ SIMD コプロセッサ
    • 32KBのL1命令キャッシュおよび32KBのデータ・キャッシュ、単一エラー検出（パリティ）付き
    • 256KBのL2キャッシュ、エラー訂正コード（ECC）付き
    • 176KBのオンチップ・ブートROM
    • 64KBの専用RAM
    • エミュレーションおよびデバッグ − JTAG
    • 割り込みコントローラ (最大 128 個の割り込み要求)
  • オンチップ・メモリ（共有L3 RAM）
    • 64KBの汎用オンチップ・メモリ・コントローラ（OCMC）RAM
    • すべてのマスタからアクセス可能
    • 高速ウェイクアップ用の保持をサポート
  • 外部メモリ・インターフェイス (EMIF)
    • mDDR (LPDDR)、DDR2、DDR3、および DDR3L コントローラ
      • mDDR：200MHzクロック（データ・レート：400MHz）
      • DDR2：266MHzクロック（データ・レート：532MHz）
      • DDR3：400MHzクロック（データ・レート：800MHz）
      • DDR3L：400MHzクロック（データ・レート：800MHz）
      • 16ビット・データ・バス
      • 合計1GBのアドレシング可能領域
      • 1個のx16メモリまたは2個のx8メモリによるデバイス構成をサポート
    • 汎用メモリ・コントローラ（GPMC）
      • 最大7個のチップ選択（NAND、NOR、Muxed-NOR、SRAM）を備えた柔軟な8ビットおよび16ビット非同期メモリ・インターフェイス
      • BCHコードを使用して4、8、または16ビットECCをサポート
      • ハミング・コードを使用して1ビットECCをサポート
    • エラー特定モジュール (ELM)
      • GPMC と組み合わせて使用すると、BCH アルゴリズムで生成されたシンドローム多項式により、データ・エラーのアドレスを特定可能
      • BCH アルゴリズムに基づいて、512 バイトのブロックごとに 4、8、16 ビットのエラーを特定可能
  • プログラマブルなリアルタイム・ユニット・サブシステムおよび工業用通信サブシステム (PRU-ICSS)
    • PROFIBUS、PROFINET、EtherNet/IP™ などのプロトコルをサポート
    • 2 つのプログラマブルなリアルタイム・ユニット (PRU)
      • 200MHzで動作可能な32ビットのロード/ストアRISCプロセッサ
      • 8KBの命令RAM、単一エラー検出（パリティ）付き
      • 8KBのデータRAM、単一エラー検出（パリティ）付き
      • 64ビット・アキュムレータを備えたシングル・サイクル32ビット乗算器
      • 拡張GPIOモジュールにより、シフトイン/シフトアウト、外部信号の並列ラッチをサポート
    • 12KBの共有RAM、単一エラー検出（パリティ）付き
    • 各PRUからアクセス可能な120バイトのレジスタ・バンク × 3
    • システム入力イベント処理用の割り込みコントローラ (INTC)
    • 内部および外部マスタを PRU-ICSS 内のリソースに接続するローカル相互接続バス
    • PRU-ICSS内部のペリフェラル：
      • 最大12Mbpsをサポートするフロー制御ピン付きUARTポート × 1
      • eCAP（enhanced capture）モジュール × 1
      • 産業用イーサネットをサポートするMIIイーサネット・ポート × 2
      • MDIOポート × 1
  • 電源、リセット、クロック管理 (PRCM) モジュール
    • スタンバイおよびディープ・スリープ・モードの開始と終了を制御
    • スリープ・シーケンス、電力ドメインのスイッチオフ・シーケンス、ウェイクアップ・シーケンス、電力ドメインのスイッチオン・シーケンスを制御
    • クロック
      • 15～35MHz の高周波発振器を搭載し、各種のシステムおよびペリフェラル・クロック用のリファレンス・クロックを生成
      • 消費電力を簡単に低減できるように、サブシステムとペリフェラルのクロックを個別にイネーブル/ディセーブル制御可能
      • 5 つの ADPLL によりシステム・クロック (MPU サブシステム、DDR インターフェイス、USB、ペリフェラル (MMC および SD、UART、SPI、I2C)、L3、L4、イーサネット、GFX (SGX530)、LCD ピクセル・クロック) を生成
    • 電源
      • 2 つの固定電力ドメイン (リアルタイム・クロック (RTC)、ウェイクアップ・ロジック (WAKEUP))
      • 3 つの切り替え可能な電力ドメイン (MPU サブシステム (MPU)、SGX530 (GFX)、ペリフェラルとインフラストラクチャ (PER))
      • SmartReflex™ Class 2B を実装し、ダイの温度、プロセスのバリエーション、性能に基づいてコア電圧のスケーリングを実行 (適応型電圧スケーリング (AVS))
      • 動的電圧周波数スケーリング (DVFS)
  • リアルタイム・クロック (RTC)
    • リアルタイムの日付 (日 - 月 - 年 - 曜日) および時間 (時 - 分 - 秒) 情報
    • 32.768kHz 発振器、RTC ロジック、1.1V 内部 LDO を内蔵
    • 独立したパワー・オン・リセット (RTC_PWRONRSTn) 入力
    • 外部からのウェイク・イベント専用の入力ピン (EXT_WAKEUP)
    • プログラム可能なアラームを使用して、PRCM (ウェイクアップ用) または Cortex-A8 (イベント通知用) への内部割り込みを生成可能
    • プログラム可能なアラームと外部出力 (PMIC_POWER_EN) を使用して、電力管理 IC をイネーブルし、RTC 以外の電力ドメインを復元可能
  • ペリフェラル
    • 最大 2 つの USB 2.0 High-Speed DRD (デュアルロール・デバイス) ポート、PHY 搭載
    • 最大 2 つの産業用ギガビット・イーサネット MAC (10、100、1000Mbps)
      • 内蔵スイッチ
      • 各 MAC はMII、RMII、RGMII、MDIO インターフェイスをサポート
      • イーサネット MAC およびスイッチは他の機能から独立して動作可能
      • IEEE 1588v2 高精度タイム・プロトコル (PTP)
    • 最大 2 つのコントローラ・エリア・ネットワーク (CAN) ポート
      • CAN バージョン 2 パート A および B をサポート
    • 最大 2 つのマルチチャネル・オーディオ・シリアル・ポート (McASP)
      • 最高 50MHz の送信および受信クロック
      • McASP ポートごとに最大 4 つのシリアル・データ・ピン、独立した TX および RX クロック
      • 時分割多重化 (TDM)、IC 間サウンド (I2S)、および類似のフォーマットをサポート
      • デジタル・オーディオ・インターフェイス送信 (SPDIF、IEC60958-1、AES-3 フォーマット) をサポート
      • 送受信用 FIFO バッファ (256 バイト)
    • 最大 6 つの UART
      • すべての UART が IrDA および CIR モードをサポート
      • すべての UART が RTS および CTS フロー制御をサポート
      • UART1 は完全なモデム制御をサポート
    • 最大 2 つのマスタおよびスレーブ McSPI シリアル・インターフェイス
      • 最大 2 つのチップ選択
      • 最高 48MHz
    • 最大 3 つの MMC、SD、SDIO ポート
      • 1、4、8 ビットの MMC、SD、SDIO モード
      • MMCSD0 には、1.8V または 3.3V 動作用の専用の電力レールを搭載
      • 最高 48MHz のデータ転送速度
      • カード検出と書き込み保護をサポート
      • MMC4.3、SD、SDIO 2.0 仕様に準拠
    • 最大 3 つの I2C マスタおよびスレーブ・インターフェイス
      • 標準モード (最高 100 kHz)
      • ファースト・モード (最高 400kHz)
    • 最大 4 バンクの汎用 I/O (GPIO) ピン
      • バンクごとに 32 本の GPIO ピン (他の機能ピンと多重化)
      • GPIO ピンを割り込み入力として使用可 (バンクごとに最大 2 つの割り込み入力)
    • 最大 3 つの外部 DMA イベント入力、割り込み入力としても使用可能
    • 8 つの 32 ビット汎用タイマ
      • DMTIMER1 は 1ms タイマで、オペレーティング・システム (OS) のティックに使用
      • DMTIMER4～DMTIMER7 はピン出力
    • 1 つのウォッチドッグ・タイマ
    • SGX530 3D グラフィック・エンジン
      • タイルベースのアーキテクチャにより、最大で毎秒 2000 万ポリゴンを処理
      • ユニバーサル・スケーラブル・シェーダー・エンジン (USSE) はマルチスレッドのエンジンで、ピクセルおよび頂点シェーダー機能を搭載
      • Microsoft VS3.0、PS3.0、OGL2.0 を超える高度なシェーダー機能セット
      • 業界標準 API の Direct3D Mobile、OGL-ES 1.1 および 2.0、OpenMax をサポート
      • 粒度の細かいタスク切り替え、負荷分散、電力管理
      • 高度なジオメトリ DMA ベースの動作により、CPU との連携は最小限
      • プログラム可能な高品質の画像アンチ・エイリアシング
      • メモリ・アドレッシングの完全な仮想化により、統一メモリ・アーキテクチャで OS が動作可能
    • LCD コントローラ
      • 最大 24 ビットのデータ出力、ピクセルごとに 8 ビット (RGB)
      • 最大 2048 × 2048 の解像度 (最大ピクセル・クロック 126MHz)
      • LCD インターフェイス・ディスプレイ・ドライバ (LIDD) コントローラを内蔵
      • ラスタ・コントローラを内蔵
      • 内蔵 DMA エンジンにより、割り込みやファームウェア・タイマでプロセッサに負荷をかけることなく、外部フレーム・バッファからデータを取得可能
      • 深さ 512 ワードの内部 FIFO
      • 対応ディスプレイ・タイプ
        • 文字ディスプレイ - LIDD コントローラを使用してこれらのディスプレイをプログラム可能
        • パッシブ・マトリクス LCD ディスプレイ - LCD ラスタ表示コントローラを使用して、パッシブ・ディスプレイの一定したグラフィック・リフレッシュ用のタイミングおよびデータを供給
        • アクティブ・マトリクス LCD ディスプレイ - 外部のフレーム・バッファ領域と内部の DMA エンジンを使用して、パネルへのデータのストリーミングを駆動
    • 12 ビットの逐次比較型 (SAR) ADC
      • 毎秒 200k サンプル
      • 入力は、8 つのアナログ入力のいずれからでも選択でき、8:1 アナログ・スイッチにより多重化
      • 4 線、5 線、8 線の抵抗式タッチ画面コントローラ (TSC) インターフェイスとして動作するよう構成可能
    • 最大 3 つの 32 ビット eCAP モジュール
      • 3 つのキャプチャ入力、または 3 つの補助 PWM 出力として構成可能
    • 最大 3 つの拡張高分解能 PWM モジュール (eHRPWM)
      • 時間および周波数制御機能付きの専用 16 ビット・タイム・ベース・カウンタ
      • 6 つのシングル・エンド、6 つのデュアル・エッジ対称型、または 3 つのデュアル・エッジ非対称型出力として構成可能
    • 最大 3 つの 32 ビット拡張直交エンコーダ・パルス (eQEP) モジュール
  • デバイス識別情報
    • 電気的ヒューズ・ファーム (FuseFarm) が内蔵され、一部のビットは工場でプログラム可能
      • 製造 ID
      • デバイス型番 (固有の JTAG ID)
      • デバイスのリビジョン (ホストの ARM から読み取り可能)
  • デバッグ・インターフェイスのサポート
    • ARM (Cortex-A8 および PRCM)用の JTAG および cJTAG
    • デバイスの境界スキャンをサポート
    • IEEE 1500をサポート
  • DMA
    • オンチップの拡張 DMA コントローラ (EDMA) に、3 つのサード・パーティー転送コントローラ (TPTC) と 1 つのサード・パーティー・チャネル・コントローラ (TPCC) を搭載し、最大 64 のプログラム可能な論理チャネルおよび 8 つの QDMA チャネルをサポート。EDMA は次の目的に使用
      • オンチップ・メモリとの間の転送
      • 外部ストレージ (EMIF、GPMC、スレーブ・ペリフェラル) との間の転送
  • プロセッサ間通信 (IPC)
    • Cortex-A8、PRCM、および PRU-ICSS 間のプロセス同期のため、IPC およびスピンロック用のハードウェア・ベースのメールボックスを内蔵
      • メールボックス・レジスタにより割り込みを生成
        • 複数のイニシエータ (Cortex-A8、PRCM)
      • スピンロックには 128 のソフトウェア割り当てロック・レジスタを搭載
  • セキュリティ
    • ハードウェア暗号化アクセラレータ (AES、SHA、PKA、RNG)
  • ブート・モード
    • ブート・モードは、PWRONRSTn リセット入力ピンの立ち上がりエッジでラッチされるブート構成ピンにより選択
  • パッケージ
    • 324 ピンの S-PBGA-N324 パッケージ
      (接尾辞 GCZ)、0.80mm ボール・ピッチ