JAJSDZ0J October   2011  – April 2016 AM3351 , AM3352 , AM3354 , AM3356 , AM3357 , AM3358 , AM3359

PRODUCTION DATA.  

  1. 1デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 機能ブロック図
  2. 2改訂履歴
  3. 3Device Comparison
    1. 3.1 Related Products
  4. 4Terminal Configuration and Functions
    1. 4.1 Pin Diagram
      1. 4.1.1 ZCE Package Pin Maps (Top View)
      2. 4.1.2 ZCZ Package Pin Maps (Top View)
    2. 4.2 Pin Attributes
    3. 4.3 Signal Descriptions
      1. 4.3.1 External Memory Interfaces
      2. 4.3.2 General-Purpose IOs
      3. 4.3.3 Miscellaneous
        1. 4.3.3.1 eCAP
        2. 4.3.3.2 eHRPWM
        3. 4.3.3.3 eQEP
        4. 4.3.3.4 Timer
      4. 4.3.4 PRU-ICSS
        1. 4.3.4.1 PRU0
        2. 4.3.4.2 PRU1
      5. 4.3.5 Removable Media Interfaces
      6. 4.3.6 Serial Communication Interfaces
        1. 4.3.6.1 CAN
        2. 4.3.6.2 GEMAC_CPSW
        3. 4.3.6.3 I2C
        4. 4.3.6.4 McASP
        5. 4.3.6.5 SPI
        6. 4.3.6.6 UART
        7. 4.3.6.7 USB
  5. 5Specifications
    1. 5.1  Absolute Maximum Ratings
    2. 5.2  ESD Ratings
    3. 5.3  Power-On Hours (POH)
    4. 5.4  Operating Performance Points (OPPs)
    5. 5.5  Recommended Operating Conditions
    6. 5.6  Power Consumption Summary
    7. 5.7  DC Electrical Characteristics
    8. 5.8  Thermal Resistance Characteristics for ZCE and ZCZ Packages
    9. 5.9  External Capacitors
      1. 5.9.1 Voltage Decoupling Capacitors
        1. 5.9.1.1 Core Voltage Decoupling Capacitors
        2. 5.9.1.2 I/O and Analog Voltage Decoupling Capacitors
      2. 5.9.2 Output Capacitors
    10. 5.10 Touch Screen Controller and Analog-to-Digital Subsystem Electrical Parameters
  6. 6Power and Clocking
    1. 6.1 Power Supplies
      1. 6.1.1 Power Supply Slew Rate Requirement
      2. 6.1.2 Power-Down Sequencing
      3. 6.1.3 VDD_MPU_MON Connections
      4. 6.1.4 Digital Phase-Locked Loop Power Supply Requirements
    2. 6.2 Clock Specifications
      1. 6.2.1 Input Clock Specifications
      2. 6.2.2 Input Clock Requirements
        1. 6.2.2.1 OSC0 Internal Oscillator Clock Source
        2. 6.2.2.2 OSC0 LVCMOS Digital Clock Source
        3. 6.2.2.3 OSC1 Internal Oscillator Clock Source
        4. 6.2.2.4 OSC1 LVCMOS Digital Clock Source
        5. 6.2.2.5 OSC1 Not Used
      3. 6.2.3 Output Clock Specifications
      4. 6.2.4 Output Clock Characteristics
        1. 6.2.4.1 CLKOUT1
        2. 6.2.4.2 CLKOUT2
  7. 7Peripheral Information and Timings
    1. 7.1  Parameter Information
      1. 7.1.1 Timing Parameters and Board Routing Analysis
    2. 7.2  Recommended Clock and Control Signal Transition Behavior
    3. 7.3  OPP50 Support
    4. 7.4  Controller Area Network (CAN)
      1. 7.4.1 DCAN Electrical Data and Timing
    5. 7.5  DMTimer
      1. 7.5.1 DMTimer Electrical Data and Timing
    6. 7.6  Ethernet Media Access Controller (EMAC) and Switch
      1. 7.6.1 EMAC and Switch Electrical Data and Timing
        1. 7.6.1.1 EMAC/Switch MDIO Electrical Data and Timing
        2. 7.6.1.2 EMAC and Switch MII Electrical Data and Timing
        3. 7.6.1.3 EMAC and Switch RMII Electrical Data and Timing
        4. 7.6.1.4 EMAC and Switch RGMII Electrical Data and Timing
    7. 7.7  External Memory Interfaces
      1. 7.7.1 General-Purpose Memory Controller (GPMC)
        1. 7.7.1.1 GPMC and NOR Flash—Synchronous Mode
        2. 7.7.1.2 GPMC and NOR Flash—Asynchronous Mode
        3. 7.7.1.3 GPMC and NAND Flash—Asynchronous Mode
      2. 7.7.2 mDDR(LPDDR), DDR2, DDR3, DDR3L Memory Interface
        1. 7.7.2.1 mDDR (LPDDR) Routing Guidelines
          1. 7.7.2.1.1 Board Designs
          2. 7.7.2.1.2 LPDDR Interface
            1. 7.7.2.1.2.1 LPDDR Interface Schematic
            2. 7.7.2.1.2.2 Compatible JEDEC LPDDR Devices
            3. 7.7.2.1.2.3 PCB Stackup
            4. 7.7.2.1.2.4 Placement
            5. 7.7.2.1.2.5 LPDDR Keepout Region
            6. 7.7.2.1.2.6 Bulk Bypass Capacitors
            7. 7.7.2.1.2.7 High-Speed Bypass Capacitors
            8. 7.7.2.1.2.8 Net Classes
            9. 7.7.2.1.2.9 LPDDR Signal Termination
          3. 7.7.2.1.3 LPDDR CK and ADDR_CTRL Routing
        2. 7.7.2.2 DDR2 Routing Guidelines
          1. 7.7.2.2.1 Board Designs
          2. 7.7.2.2.2 DDR2 Interface
            1. 7.7.2.2.2.1  DDR2 Interface Schematic
            2. 7.7.2.2.2.2  Compatible JEDEC DDR2 Devices
            3. 7.7.2.2.2.3  PCB Stackup
            4. 7.7.2.2.2.4  Placement
            5. 7.7.2.2.2.5  DDR2 Keepout Region
            6. 7.7.2.2.2.6  Bulk Bypass Capacitors
            7. 7.7.2.2.2.7  High-Speed (HS) Bypass Capacitors
            8. 7.7.2.2.2.8  Net Classes
            9. 7.7.2.2.2.9  DDR2 Signal Termination
            10. 7.7.2.2.2.10 DDR_VREF Routing
          3. 7.7.2.2.3 DDR2 CK and ADDR_CTRL Routing
        3. 7.7.2.3 DDR3 and DDR3L Routing Guidelines
          1. 7.7.2.3.1 Board Designs
            1. 7.7.2.3.1.1 DDR3 versus DDR2
          2. 7.7.2.3.2 DDR3 Device Combinations
          3. 7.7.2.3.3 DDR3 Interface
            1. 7.7.2.3.3.1  DDR3 Interface Schematic
            2. 7.7.2.3.3.2  Compatible JEDEC DDR3 Devices
            3. 7.7.2.3.3.3  PCB Stackup
            4. 7.7.2.3.3.4  Placement
            5. 7.7.2.3.3.5  DDR3 Keepout Region
            6. 7.7.2.3.3.6  Bulk Bypass Capacitors
            7. 7.7.2.3.3.7  High-Speed Bypass Capacitors
              1. 7.7.2.3.3.7.1 Return Current Bypass Capacitors
            8. 7.7.2.3.3.8  Net Classes
            9. 7.7.2.3.3.9  DDR3 Signal Termination
            10. 7.7.2.3.3.10 DDR_VREF Routing
            11. 7.7.2.3.3.11 VTT
          4. 7.7.2.3.4 DDR3 CK and ADDR_CTRL Topologies and Routing Definition
            1. 7.7.2.3.4.1 Two DDR3 Devices
              1. 7.7.2.3.4.1.1 CK and ADDR_CTRL Topologies, Two DDR3 Devices
              2. 7.7.2.3.4.1.2 CK and ADDR_CTRL Routing, Two DDR3 Devices
            2. 7.7.2.3.4.2 One DDR3 Device
              1. 7.7.2.3.4.2.1 CK and ADDR_CTRL Topologies, One DDR3 Device
              2. 7.7.2.3.4.2.2 CK and ADDR_CTRL Routing, One DDR3 Device
          5. 7.7.2.3.5 Data Topologies and Routing Definition
            1. 7.7.2.3.5.1 DQS[x] and DQ[x] Topologies, Any Number of Allowed DDR3 Devices
            2. 7.7.2.3.5.2 DQS[x] and DQ[x] Routing, Any Number of Allowed DDR3 Devices
          6. 7.7.2.3.6 Routing Specification
            1. 7.7.2.3.6.1 CK and ADDR_CTRL Routing Specification
            2. 7.7.2.3.6.2 DQS[x] and DQ[x] Routing Specification
    8. 7.8  I2C
      1. 7.8.1 I2C Electrical Data and Timing
    9. 7.9  JTAG Electrical Data and Timing
    10. 7.10 LCD Controller (LCDC)
      1. 7.10.1 LCD Interface Display Driver (LIDD Mode)
      2. 7.10.2 LCD Raster Mode
    11. 7.11 Multichannel Audio Serial Port (McASP)
      1. 7.11.1 McASP Device-Specific Information
      2. 7.11.2 McASP Electrical Data and Timing
    12. 7.12 Multichannel Serial Port Interface (McSPI)
      1. 7.12.1 McSPI Electrical Data and Timing
        1. 7.12.1.1 McSPI—Slave Mode
        2. 7.12.1.2 McSPI—Master Mode
    13. 7.13 Multimedia Card (MMC) Interface
      1. 7.13.1 MMC Electrical Data and Timing
    14. 7.14 Programmable Real-Time Unit Subsystem and Industrial Communication Subsystem (PRU-ICSS)
      1. 7.14.1 Programmable Real-Time Unit (PRU-ICSS PRU)
        1. 7.14.1.1 PRU-ICSS PRU Direct Input/Output Mode Electrical Data and Timing
        2. 7.14.1.2 PRU-ICSS PRU Parallel Capture Mode Electrical Data and Timing
        3. 7.14.1.3 PRU-ICSS PRU Shift Mode Electrical Data and Timing
      2. 7.14.2 PRU-ICSS EtherCAT (PRU-ICSS ECAT)
        1. 7.14.2.1 PRU-ICSS ECAT Electrical Data and Timing
      3. 7.14.3 PRU-ICSS MII_RT and Switch
        1. 7.14.3.1 PRU-ICSS MDIO Electrical Data and Timing
        2. 7.14.3.2 PRU-ICSS MII_RT Electrical Data and Timing
      4. 7.14.4 PRU-ICSS Universal Asynchronous Receiver Transmitter (PRU-ICSS UART)
    15. 7.15 Universal Asynchronous Receiver Transmitter (UART)
      1. 7.15.1 UART Electrical Data and Timing
      2. 7.15.2 UART IrDA Interface
  8. 8Device and Documentation Support
    1. 8.1 Device Nomenclature
    2. 8.2 Tools and Software
    3. 8.3 Documentation Support
    4. 8.4 Related Links
    5. 8.5 Community Resources
    6. 8.6 商標
    7. 8.7 静電気放電に関する注意事項
    8. 8.8 Glossary
  9. 9Mechanical, Packaging, and Orderable Information
    1. 9.1 Via Channel
    2. 9.2 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZCZ|324
サーマルパッド・メカニカル・データ
発注情報

1 デバイスの概要

1.1 特長

  • 最大1GHzの Sitara™ ARM® Cortex®-A8 32ビットRISCプロセッサ
    • NEON™SIMDコプロセッサ
    • 32KBのL1命令キャッシュおよび32KBのデータ・キャッシュ、単一エラー検出(パリティ)付き
    • 256KBのL2キャッシュ、エラー訂正コード(ECC)付き
    • 176KBのオンチップ・ブートROM
    • 64KBの専用RAM
    • エミュレーションおよびデバッグ − JTAG
    • 割り込みコントローラ(最大128の割り込み要求)
  • オンチップ・メモリ（共有L3 RAM）
    • 64KBの汎用オンチップ・メモリ・コントローラ(OCMC) RAM
    • すべてのマスタからアクセス可能
    • 高速ウェークアップ用の保持をサポート
  • 外部メモリ・インターフェイス(EMIF)
    • mDDR(LPDDR)、DDR2、DDR3、DDR3Lコントローラ
      • mDDR: 200MHzクロック(データ速度: 400MHz)
      • DDR2: 266MHzクロック(データ速度: 532MHz)
      • DDR3: 400MHzクロック(データ速度: 800MHz)
      • DDR3L: 400MHzクロック(データ速度: 800MHz)
      • 16ビット・データ・バス
      • 合計1GBのアドレッシング可能領域
      • 1つのx16または2つのx8メモリ・デバイス構成をサポート
    • 汎用メモリ・コントローラ(GPMC)
      • 最大7個のチップ選択(NAND、NOR、Muxed-NOR、SRAM)を備えた、柔軟な8ビットおよび16ビット非同期メモリ・インターフェイス
      • BCHコードを使用して4、8、または16ビットECCをサポート
      • ハミング・コードを使用して1ビットECCをサポート
    • エラー特定モジュール(ELM)
      • GPMCと組み合わせて使用すると、BCHアルゴリズムで生成されたシンドローム多項式により、データ・エラーのアドレスを特定可能
      • BCHアルゴリズムに基づいて、512バイトごとに4、8、または16ビットのブロック・エラー特定をサポート
  • プログラム可能なリアルタイム・ユニット・サブシステムと、産業用通信サブシステム(PRU-ICSS)
    • EtherCAT®、PROFIBUS、PROFINET、EtherNet/IP™などのプロトコルをサポート
    • 2個のプログラマブル・リアルタイム・ユニット(PRU)
      • 200MHzで動作可能な32ビットのロード/ストアRISCプロセッサ
      • 8KBの命令RAM、単一エラー検出(パリティ)付き
      • 8KBのデータRAM、単一エラー検出(パリティ)付き
      • 64ビット・アキュムレータを備えたシングル・サイクル32ビット乗算器
      • GPIOモジュールの拡張により、シフトイン/シフトアウトおよび外部信号の並列ラッチをサポート
    • 12KBの共有RAM、単一エラー検出(パリティ)付き
    • 各PRUからアクセス可能な120バイトのレジスタ・バンク×3
    • システム入力イベント処理用の、割り込みコントローラ(INTC)モジュール
    • 内部および外部マスタをPRU-ICSS内部のリソースに接続する、ローカル相互接続バス
    • PRU-ICSS内部のペリフェラル:
      • 最大12Mbpsをサポートする、フロー制御ピン付きUARTポート×1
      • eCAP (Enhanced Capture)モジュール×1
      • EtherCATなどの産業用イーサネットをサポートするMIIイーサネット・ポート×2
      • MDIOポート×1
  • 電源、リセット、クロック管理(PRCM)モジュール
    • スタンバイおよびディープ・スリープ・モードの開始と終了を制御
    • スリープ・シーケンス、電力ドメインのスイッチオフ・シーケンス、ウェークアップ・シーケンス、電力ドメインのスイッチオン・シーケンスを制御
    • クロック
      • 15～35MHzの高周波発振器を搭載し、各種のシステムおよびペリフェラル・クロック用のリファレンス・クロックを生成
      • 個別のクロックのイネーブル/ディセーブル制御をサポートしているため、サブシステムおよびペリフェラルでの消費電力低減を促進
      • 5つのADPLLにより、システム・クロックを生成(MPUサブシステム、DDRインターフェイス、USBおよびペリフェラル(MMCおよびSD、UART、SPI、I2C)、L3、L4、イーサネット、GFX (SGX530)、LCDピクセル・クロック)
    • 電源
      • 2つの切り替え不能な電力ドメイン(リアルタイム・クロック(RTC)、ウェークアップ・ロジック(WAKEUP))
      • 3つの切り替え可能な電力ドメイン(MPUサブシステム(MPU)、SGX530 (GFX)、ペリフェラルとインフラストラクチャ(PER))
      • SmartReflex™Class 2Bを実装し、ダイの温度、プロセスのバリエーション、性能に基づいてコア電圧のスケーリングを実行(適応型電圧スケーリング(AVS))
      • 動的電圧周波数スケーリング(DVFS)
  • リアルタイム・クロック(RTC)
    • リアルタイムの日付(日-月-年-曜日)および時刻(時-分-秒)情報
    • 32.768kHz発振器、RTCロジック、1.1V内部LDOを内蔵
    • 独立のパワー・オン・リセット(RTC_PWRONRSTn)入力
    • 外部からのウェーク・イベント専用の入力ピン(EXT_WAKEUP)
    • プログラム可能なアラームを使用して、PRCM (ウェークアップ用)またはCortex-A8 (イベント通知用)への内部割り込みを生成可能
    • プログラム可能なアラームを外部出力(PMIC_POWER_EN)とともに使用して、電力管理ICにより非RTC電力ドメインを復元可能
  • ペリフェラル
    • 最大2つのUSB 2.0高速OTGポート、PHY搭載
    • 最大2つの産業用ギガビット・イーサネットMAC (10、100、1000Mbps)
      • 内蔵スイッチ
      • 各MACはMII、RMII、RGMII、MDIOインターフェイスをサポート
      • イーサネットのMACおよびスイッチは他の機能と独立して動作可能
      • IEEE 1588v2高精度時刻プロトコル(PTP)
    • 最大2つのコントローラ・エリア・ネットワーク(CAN)ポート
      • CANバージョン2パートAおよびBをサポート
    • 最大2つのマルチチャネル・オーディオ・シリアル・ポート(McASP)
      • 最高50MHzの送信および受信クロック
      • McASPポートごとに最大4つのシリアル・データ・ピン、個々に独立したTXおよびRXクロック
      • 時分割多重化(TDM)、IC間サウンド(I2S)、および類似のフォーマットをサポート
      • デジタル・オーディオ・インターフェイス送信(SPDIF、IEC60958-1、AES-3フォーマット)をサポート
      • 送受信用FIFOバッファ(256バイト)
    • 最大6つのUART
      • すべてのUARTがIrDAおよびCIRモードをサポート
      • すべてのUARTがRTSおよびCTSフロー制御をサポート
      • UART1は完全なモデム制御をサポート
    • 最大2つのマスタおよびスレーブMcSPIシリアル・インターフェイス
      • 最大2つのチップ選択
      • 最大48MHz
    • 最大3つのMMC、SD、SDIOポート
      • 1、4、8ビットMMC、SD、SDIOモード
      • MMCSD0には、1.8Vまたは3.3V動作用の専用の電力レールを搭載
      • 最高48MHzのデータ転送速度
      • カード検出と書き込み保護をサポート
      • MMC4.3、SD、SDIO 2.0仕様に準拠
    • 最大3つのI2Cマスタおよびスレーブ・インターフェイス
      • 標準モード(最高100kHz)
      • ファースト・モード(最高400kHz)
    • 最大4バンクの汎用I/O (GPIO)ピン
      • バンクごとに32本のGPIOピン(他の機能ピンと多重化)
      • GPIOピンを割り込み入力として使用可(バンクごとに最大2つの割り込み入力)
    • 最大3つの外部DMAイベント入力、割り込み入力としても使用可能
    • 8つの32ビット汎用タイマ
      • DMTIMER1は1msタイマで、オペレーティング・システム(OS)のティックに使用
      • DMTIMER4～DMTIMER7はピン出力
    • 1つのウォッチドッグ・タイマ
    • SGX530 3Dグラフィック・エンジン
      • タイルベースのアーキテクチャにより、最大で毎秒2000万ポリゴンを処理
      • ユニバーサル・スケーラブル・シェーダー・エンジン(USSE)はマルチスレッドのエンジンで、ピクセルおよび頂点シェーダー機能を搭載
      • Microsoft VS3.0、PS3.0、OGL2.0を超える高度なシェーダー機能セット
      • 業界標準APIのDirect3D Mobile、OGL-ES 1.1および2.0、OpenVG 1.0、OpenMaxをサポート
      • 粒度の細かいタスク切り替え、負荷分散、電力管理
      • 高度なジオメトリDMAベースの動作により、CPUとの連携は最小限
      • プログラム可能な高品質の画像アンチ・エイリアシング
      • メモリ・アドレッシングの完全な仮想化により、統一メモリ・アーキテクチャでOSが動作可能
    • LCDコントローラ
      • 最大24ビットのデータ出力、ピクセルごとに8ビット(RGB)
      • 最大2048×2048の解像度(最高ピクセル・クロック126MHz)
      • LCDインターフェイス・ディスプレイ・ドライバ(LIDD)コントローラを内蔵
      • ラスタ・コントローラを内蔵
      • 内蔵DMAエンジンにより、割り込みやファームウェア・タイマでプロセッサに負荷をかけることなく、外部フレーム・バッファからデータを取得可能
      • 深さ512ワードの内部FIFO
      • 対応ディスプレイ・タイプ
        • 文字ディスプレイ - LIDDコントローラを使用してこれらのディスプレイをプログラム可能
        • パッシブ・マトリクスLCDディスプレイ - LCDラスタ表示コントローラを使用して、パッシブ・ディスプレイへの一定したグラフィック更新用のタイミングおよびデータを供給
        • アクティブ・マトリクスLCDディスプレイ - 外部のフレーム・バッファ領域と内部のDMAエンジンを使用して、パネルへのデータのストリーミングを駆動
    • 12ビットの逐次比較型(SAR) ADC
      • 毎秒200Kサンプル
      • 入力は、8つのアナログ入力のいずれからでも選択でき、8:1アナログ・スイッチにより多重化
      • 4線、5線、8線の抵抗式タッチ画面コントローラ(TSC)インターフェイスとして動作するように構成可能
    • 最大3つの32ビットeCAPモジュール
      • 3つのキャプチャ入力、または3つの補助PWM出力として構成可能
    • 最大3つの拡張高分解能PWMモジュール(eHRPWMs)
      • 専用の16ビットの時間ベース・カウンタ、時間および周波数の制御機能付き
      • 6つのシングル・エンド、6つのデュアル・エッジ対称型、または3つのデュアル・エッジ非対称型出力として構成可能
    • 最大3つの32ビット拡張直交エンコーダ・パルス(eQEP)モジュール
  • デバイス識別情報
    • 電気的ヒューズ・ファーム(FuseFarm)が内蔵され、その一部のビットは工場でプログラム可能
      • 製造ID
      • デバイス部品番号(固有のJTAG ID)
      • デバイスのリビジョン(ホストのARMから読み取り可能)
  • デバッグ・インターフェイスのサポート
    • ARM (Cortex-A8およびPRCM)、PRU-ICSSデバッグ用のJTAGおよびcJTAG
    • デバイスの境界スキャンをサポート
    • IEEE 1500をサポート
  • DMA
    • オンチップの拡張DMAコントローラ(EDMA)に、3つのサードパーティー転送コントローラ(TPTC)および1つのサードパーティー・チャネル・コントローラ(TPCC)を搭載し、最大64のプログラム可能な論理チャネルおよび8つのQDMAチャネルをサポート。EDMAは次の目的に使用
      • オンチップ・メモリとの間の転送
      • 外部ストレージ(EMIF、GPMC、スレーブ・ペリフェラル)との間の転送
  • プロセッサ間通信(IPC)
    • Cortex-A8、PRCM、およびPRU-ICSS間のプロセス同期のため、IPCおよびスピンロック用のハードウェア・ベースのメールボックスを内蔵
      • メールボックス・レジスタにより割り込みを生成
        • 4つのイニシエータ(Cortex-A8、PRCM、PRU0、PRU1)
      • スピンロックには128のソフトウェア割り当てロック・レジスタを搭載
  • セキュリティ
    • ハードウェア暗号化アクセラレータ(AES、SHA、RNG)
    • セキュア・ブート
  • ブート・モード
    • ブート・モードは、PWRONRSTnリセット入力ピンの立ち上がりエッジでラッチされるブート構成ピンにより選択
  • パッケージ
    • 298ピンのS-PBGA-N298ビア・チャネル・パッケージ
      (接尾辞ZCE)、0.65mmボール・ピッチ
    • 324ピンのS-PBGA-N324パッケージ
      (接尾辞ZCZ)、0.80mmボール・ピッチ

1.2 アプリケーション

  • ゲーム用ペリフェラル
  • 家庭/産業オートメーション
  • 消費者向け医療機器
  • プリンタ
  • スマート課金システム
  • ネットワーク接続型の自動販売機
  • 重量計
  • 教育用コンソール
  • ハイテク玩具

1.3 概要

AM335xマイクロプロセッサは、ARM Cortex-A8プロセッサをベースとして画像、グラフィック処理、ペリフェラル、およびEtherCATやPROFIBUSなどの産業用インターフェイス・オプションを追加して拡張したデバイスです。これらのデバイスは、高レベルのオペレーティング・システム(HLOS)をサポートしています。 Linux®および Android™は、TIから無料で利用可能です。

AM335xマイクロプロセッサには、機能ブロック図に示すサブシステムが含まれています。各サブシステムについて、以下で簡単に説明します。

マイクロプロセッサ・ユニット(MPU)サブシステムは、ARM Cortex-A8プロセッサおよび PowerVR SGX™グラフィック・アクセラレータ・サブシステムをベースとして、3Dグラフィック・アクセラレーションにより、ディスプレイやゲーム用の効果をサポートします。

PRU-ICSSはARMコアと分離されているため、独立の動作とクロック供給が可能で、より効率的で柔軟な設計が可能です。PRU-ICSSにより、EtherCAT、PROFINET、EtherNet/IP、PROFIBUS、Ethernet Powerlink、Sercos、その他の追加ペリフェラル・インターフェイスやリアルタイム・プロトコルが利用可能になります。さらに、PRU-ICSSのプログラム可能な性質と、ピン、イベント、およびすべてのシステム・オン・チップ(SoC)リソースにアクセスできることから、高速でリアルタイムの応答を柔軟に提供し、特化したデータ処理操作や、カスタム・ペリフェラル・インターフェイスを実現可能で、SoCの他のプロセッサ・コアをタスクの負荷から解放できます。

製品情報(1)

型番 パッケージ 本体サイズ
AM3359ZCZ NFBGA (324) 15.0mm×15.0mm
AM3358ZCZ NFBGA (324) 15.0mm×15.0mm
AM3357ZCZ NFBGA (324) 15.0mm×15.0mm
AM3356ZCZ、AM3356ZCE NFBGA (324)、NFBGA (298) 15.0mm×15.0mm、13.0mm×13.0mm
AM3354ZCZ、AM3354ZCE NFBGA (324)、NFBGA (298) 15.0mm×15.0mm、13.0mm×13.0mm
AM3352ZCZ、AM3352ZCE NFBGA (324)、NFBGA (298) 15.0mm×15.0mm、13.0mm×13.0mm
AM3351ZCE NFBGA (298) 13.0mm×13.0mm
(1) 詳細については、Section 9、「メカニカル、パッケージ、および注文情報」を参照してください。

1.4 機能ブロック図

Figure 1-1に、AM335xマイクロプロセッサの機能ブロック図を示します。

AM3359 AM3358 AM3357 AM3356 AM3354 AM3352 AM3351 fbd_SPRS717.gif Figure 1-1 AM335xの機能ブロック図