JAJSEZ3E June   2014  – January 2019 AM4372 , AM4376 , AM4377 , AM4378 , AM4379

PRODUCTION DATA.  

  1. 1デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 機能ブロック図
  2. 2改訂履歴
  3. 3Device Comparison
    1. 3.1 Related Products
  4. 4Terminal Configuration and Functions
    1. 4.1 Pin Diagrams
      1. Table 4-1 ZDN Ball Map [Section Top Left - Top View]
      2. Table 4-2 ZDN Ball Map [Section Top Middle - Top View]
      3. Table 4-3 ZDN Ball Map [Section Top Right - Top View]
      4. Table 4-4 ZDN Ball Map [Section Middle Left - Top View]
      5. Table 4-5 ZDN Ball Map [Section Middle Middle - Top View]
      6. Table 4-6 ZDN Ball Map [Section Middle Right - Top View]
      7. Table 4-7 ZDN Ball Map [Section Bottom Left - Top View]
      8. Table 4-8 ZDN Ball Map [Section Bottom Middle - Top View]
      9. Table 4-9 ZDN Ball Map [Section Bottom Right - Top View]
    2. 4.2 Pin Attributes
    3. 4.3 Signal Descriptions
      1. 4.3.1  ADC Interfaces
      2. 4.3.2  CAN Interfaces
      3. 4.3.3  Camera (VPFE) Interfaces
      4. 4.3.4  Debug Subsystem Interface
      5. 4.3.5  Display Subsystem (DSS) Interface
      6. 4.3.6  Ethernet (GEMAC_CPSW) Interfaces
      7. 4.3.7  External Memory Interfaces
      8. 4.3.8  General Purpose IOs
      9. 4.3.9  HDQ Interface
      10. 4.3.10 I2C Interfaces
      11. 4.3.11 McASP Interfaces
      12. 4.3.12 Miscellaneous
      13. 4.3.13 PRU-ICSS0 Interface
      14. 4.3.14 PRU-ICSS1 Interface
      15. 4.3.15 QSPI Interface
      16. 4.3.16 RTC Subsystem Interface
      17. 4.3.17 Removable Media Interfaces
      18. 4.3.18 SPI Interfaces
      19. 4.3.19 Timer Interfaces
      20. 4.3.20 UART Interfaces
      21. 4.3.21 USB Interfaces
      22. 4.3.22 eCAP Interfaces
      23. 4.3.23 eHRPWM Interfaces
      24. 4.3.24 eQEP Interfaces
  5. 5Specifications
    1. 5.1  Absolute Maximum Ratings
    2. 5.2  ESD Ratings
    3. 5.3  Power-On Hours (POH)
    4. 5.4  Operating Performance Points
    5. 5.5  Recommended Operating Conditions
    6. 5.6  Power Consumption Summary
    7. 5.7  DC Electrical Characteristics
    8. 5.8  ADC0: Touch Screen Controller and Analog-to-Digital Subsystem Electrical Parameters
    9. 5.9  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. Table 5-6 Recommended Operating Conditions for OTP eFuse Programming
      2. 5.9.1     Hardware Requirements
      3. 5.9.2     Programming Sequence
      4. 5.9.3     Impact to Your Hardware Warranty
    10. 5.10 Thermal Resistance Characteristics
      1. Table 5-7 Thermal Resistance Characteristics (NFBGA Package) [ZDN]
    11. 5.11 External Capacitors
      1. 5.11.1 Voltage Decoupling Capacitors
        1. 5.11.1.1 Core Voltage Decoupling Capacitors
        2. 5.11.1.2 IO and Analog Voltage Decoupling Capacitors
      2. 5.11.2 Output Capacitors
    12. 5.12 Timing and Switching Characteristics
      1. 5.12.1  Power Supply Sequencing
        1. 5.12.1.1 Power Supply Slew Rate Requirement
        2. 5.12.1.2 Power-Up Sequencing
        3. 5.12.1.3 Power-Down Sequencing
      2. 5.12.2  Clock
        1. 5.12.2.1 PLLs
          1. 5.12.2.1.1 Digital Phase-Locked Loop Power Supply Requirements
        2. 5.12.2.2 Input Clock Specifications
        3. 5.12.2.3 Input Clock Requirements
          1. 5.12.2.3.1 OSC0 Internal Oscillator Clock Source
            1. Table 5-12 OSC0 Crystal Circuit Requirements
            2. Table 5-13 OSC0 Crystal Circuit Characteristics
          2. 5.12.2.3.2 OSC0 LVCMOS Digital Clock Source
          3. 5.12.2.3.3 OSC1 Internal Oscillator Clock Source
            1. Table 5-15 OSC1 Crystal Circuit Requirements
            2. Table 5-16 OSC1 Crystal Circuit Characteristics
          4. 5.12.2.3.4 OSC1 LVCMOS Digital Clock Source
          5. 5.12.2.3.5 OSC1 Not Used
        4. 5.12.2.4 Output Clock Specifications
        5. 5.12.2.5 Output Clock Characteristics
          1. 5.12.2.5.1 CLKOUT1
          2. 5.12.2.5.2 CLKOUT2
      3. 5.12.3  Timing Parameters and Board Routing Analysis
      4. 5.12.4  Recommended Clock and Control Signal Transition Behavior
      5. 5.12.5  Controller Area Network (CAN)
        1. 5.12.5.1 DCAN Electrical Data and Timing
          1. Table 5-18 Timing Requirements for DCANx Receive
          2. Table 5-19 Switching Characteristics for DCANx Transmit
      6. 5.12.6  DMTimer
        1. 5.12.6.1 DMTimer Electrical Data and Timing
          1. Table 5-20 Timing Requirements for DMTimer [1-11]
          2. Table 5-21 Switching Characteristics for DMTimer [4-7]
      7. 5.12.7  Ethernet Media Access Controller (EMAC) and Switch
        1. 5.12.7.1 Ethernet MAC and Switch Electrical Data and Timing
          1. Table 5-22 Ethernet MAC and Switch Timing Conditions
          2. 5.12.7.1.1 Ethernet MAC/Switch MDIO Electrical Data and Timing
            1. Table 5-23 Timing Requirements for MDIO_DATA
            2. Table 5-24 Switching Characteristics for MDIO_CLK
            3. Table 5-25 MDIO Switching Characteristics - MDIO_DATA
          3. 5.12.7.1.2 Ethernet MAC and Switch MII Electrical Data and Timing
            1. Table 5-26 Timing Requirements for GMII[x]_RXCLK - MII Mode
            2. Table 5-27 Timing Requirements for GMII[x]_TXCLK - MII Mode
            3. Table 5-28 Timing Requirements for GMII[x]_RXD[3:0], GMII[x]_RXDV, and GMII[x]_RXER - MII Mode
            4. Table 5-29 Switching Characteristics for GMII[x]_TXD[3:0], and GMII[x]_TXEN - MII Mode
          4. 5.12.7.1.3 Ethernet MAC and Switch RMII Electrical Data and Timing
            1. Table 5-30 Timing Requirements for RMII[x]_REFCLK - RMII Mode
            2. Table 5-31 Timing Requirements for RMII[x]_RXD[1:0], RMII[x]_CRS_DV, and RMII[x]_RXER - RMII Mode
            3. Table 5-32 Switching Characteristics for RMII[x]_TXD[1:0], and RMII[x]_TXEN - RMII Mode
          5. 5.12.7.1.4 Ethernet MAC and Switch RGMII Electrical Data and Timing
            1. Table 5-33 Timing Requirements for RGMII[x]_RCLK - RGMII Mode
            2. Table 5-34 Timing Requirements for RGMII[x]_RD[3:0], and RGMII[x]_RCTL - RGMII Mode
            3. Table 5-35 Switching Characteristics for RGMII[x]_TCLK - RGMII Mode
            4. Table 5-36 Switching Characteristics for RGMII[x]_TD[3:0], and RGMII[x]_TCTL - RGMII Mode
      8. 5.12.8  External Memory Interfaces
        1. 5.12.8.1 General-Purpose Memory Controller (GPMC)
          1. 5.12.8.1.1 GPMC and NOR Flash—Synchronous Mode
            1. Table 5-37 GPMC and NOR Flash Timing Conditions—Synchronous Mode
            2. Table 5-38 GPMC and NOR Flash Timing Requirements—Synchronous Mode
            3. Table 5-39 GPMC and NOR Flash Switching Characteristics—Synchronous Mode
          2. 5.12.8.1.2 GPMC and NOR Flash—Asynchronous Mode
            1. Table 5-40 GPMC and NOR Flash Timing Conditions—Asynchronous Mode
            2. Table 5-41 GPMC and NOR Flash Internal Timing Parameters—Asynchronous Mode
            3. Table 5-42 GPMC and NOR Flash Timing Requirements—Asynchronous Mode
            4. Table 5-43 GPMC and NOR Flash Switching Characteristics—Asynchronous Mode
          3. 5.12.8.1.3 GPMC and NAND Flash—Asynchronous Mode
            1. Table 5-44 GPMC and NAND Flash Timing Conditions—Asynchronous Mode
            2. Table 5-45 GPMC and NAND Flash Internal Timing Parameters—Asynchronous Mode
            3. Table 5-46 GPMC and NAND Flash Timing Requirements—Asynchronous Mode
            4. Table 5-47 GPMC and NAND Flash Switching Characteristics—Asynchronous Mode
        2. 5.12.8.2 Memory Interface
          1. 5.12.8.2.1 DDR3 and DDR3L Routing Guidelines
            1. 5.12.8.2.1.1 Board Designs
            2. 5.12.8.2.1.2 DDR3 Device Combinations
            3. 5.12.8.2.1.3 DDR3 Interface
              1. 5.12.8.2.1.3.1  DDR3 Interface Schematic
              2. 5.12.8.2.1.3.2  Compatible JEDEC DDR3 Devices
              3. 5.12.8.2.1.3.3  DDR3 PCB Stackup
              4. 5.12.8.2.1.3.4  DDR3 Placement
              5. 5.12.8.2.1.3.5  DDR3 Keepout Region
              6. 5.12.8.2.1.3.6  DDR3 Bulk Bypass Capacitors
              7. 5.12.8.2.1.3.7  DDR3 High-Speed Bypass Capacitors
                1. 5.12.8.2.1.3.7.1 Return Current Bypass Capacitors
              8. 5.12.8.2.1.3.8  DDR3 Net Classes
              9. 5.12.8.2.1.3.9  DDR3 Signal Termination
              10. 5.12.8.2.1.3.10 DDR3 DDR_VREF Routing
              11. 5.12.8.2.1.3.11 DDR3 VTT
            4. 5.12.8.2.1.4 DDR3 CK and ADDR_CTRL Topologies and Routing Definition
              1. 5.12.8.2.1.4.1 Using Two DDR3 Devices (x8 or x16)
                1. 5.12.8.2.1.4.1.1 CK and ADDR_CTRL Topologies, Two DDR3 Devices
                2. 5.12.8.2.1.4.1.2 CK and ADDR_CTRL Routing, Two DDR3 Devices
              2. 5.12.8.2.1.4.2 Using Four 8-Bit DDR3 Devices
                1. 5.12.8.2.1.4.2.1 CK and ADDR_CTRL Topologies, Four DDR3 Devices
                2. 5.12.8.2.1.4.2.2 CK and ADDR_CTRL Routing, Four DDR3 Devices
              3. 5.12.8.2.1.4.3 One 16-Bit DDR3 Device
                1. 5.12.8.2.1.4.3.1 CK and ADDR_CTRL Topologies, One DDR3 Device
                2. 5.12.8.2.1.4.3.2 CK and ADDR_CTRL Routing, One DDR3 Device
            5. 5.12.8.2.1.5 Data Topologies and Routing Definition
              1. 5.12.8.2.1.5.1 DQS[x] and DQ[x] Topologies, Any Number of Allowed DDR3 Devices
              2. 5.12.8.2.1.5.2 DQS[x] and DQ[x] Routing, Any Number of Allowed DDR3 Devices
            6. 5.12.8.2.1.6 Routing Specification
              1. 5.12.8.2.1.6.1 CK and ADDR_CTRL Routing Specification
              2. 5.12.8.2.1.6.2 DQS[x] and DQ[x] Routing Specification
          2. 5.12.8.2.2 LPDDR2 Routing Guidelines
            1. 5.12.8.2.2.1 LPDDR2 Board Designs
            2. 5.12.8.2.2.2 LPDDR2 Device Configurations
            3. 5.12.8.2.2.3 LPDDR2 Interface
              1. 5.12.8.2.2.3.1 LPDDR2 Interface Schematic
              2. 5.12.8.2.2.3.2 Compatible JEDEC LPDDR2 Devices
              3. 5.12.8.2.2.3.3 LPDDR2 PCB Stackup
              4. 5.12.8.2.2.3.4 LPDDR2 Placement
              5. 5.12.8.2.2.3.5 LPDDR2 Keepout Region
              6. 5.12.8.2.2.3.6 LPDDR2 Net Classes
              7. 5.12.8.2.2.3.7 LPDDR2 Signal Termination
              8. 5.12.8.2.2.3.8 LPDDR2 DDR_VREF Routing
            4. 5.12.8.2.2.4 Routing Specification
              1. 5.12.8.2.2.4.1 DQS[x] and DQ[x] Routing Specification
              2. 5.12.8.2.2.4.2 CK and ADDR_CTRL Routing Specification
      9. 5.12.9  Display Subsystem (DSS)
        1. 5.12.9.1 DSS—Parallel Interface
          1. 5.12.9.1.1 DSS—Parallel Interface—Bypass Mode
            1. 5.12.9.1.1.1 DSS—Parallel Interface—Bypass Mode—TFT Mode
            2. 5.12.9.1.1.2 DSS—Parallel Interface—Bypass Mode—STN Mode
          2. 5.12.9.1.2 DSS—Parallel Interface—RFBI Mode—Applications
            1. 5.12.9.1.2.1 DSS—Parallel Interface—RFBI Mode—MIPI DBI 2.0—LCD Panel
            2. 5.12.9.1.2.2 DSS—Parallel Interface—RFBI Mode—Pico DLP
      10. 5.12.10 Camera (VPFE)
        1. 5.12.10.1 Camera (VPFE) Timing
          1. Table 5-80 VPFE Timing Requirements
          2. Table 5-81 VPFE Output Switching Characteristics
      11. 5.12.11 Inter-Integrated Circuit (I2C)
        1. 5.12.11.1 I2C Electrical Data and Timing
          1. Table 5-82 I2C Timing Conditions - Slave Mode
          2. Table 5-83 Timing Requirements for I2C Input Timings
          3. Table 5-84 Switching Characteristics for I2C Output Timings
      12. 5.12.12 Multichannel Audio Serial Port (McASP)
        1. 5.12.12.1 McASP Device-Specific Information
        2. 5.12.12.2 McASP Electrical Data and Timing
          1. Table 5-85 McASP Timing Conditions
          2. Table 5-86 Timing Requirements for McASP
          3. Table 5-87 Switching Characteristics for McASP
      13. 5.12.13 Multichannel Serial Port Interface (McSPI)
        1. 5.12.13.1 McSPI Electrical Data and Timing
          1. 5.12.13.1.1 McSPI—Slave Mode
            1. Table 5-88 McSPI Timing Conditions—Slave Mode
            2. Table 5-89 Timing Requirements for McSPI Input Timings—Slave Mode
            3. Table 5-90 Switching Characteristics for McSPI Output Timings—Slave Mode
          2. 5.12.13.1.2 McSPI—Master Mode
            1. Table 5-91 McSPI Timing Conditions—Master Mode
            2. Table 5-92 Timing Requirements for McSPI Input Timings—Master Mode
            3. Table 5-93 Switching Characteristics for McSPI Output Timings—Master Mode
      14. 5.12.14 Quad Serial Port Interface (QSPI)
        1. Table 5-94 QSPI Switching Characteristics
      15. 5.12.15 HDQ/1-Wire Interface (HDQ/1-Wire)
        1. 5.12.15.1 HDQ Protocol
        2. 5.12.15.2 1-Wire Protocol
      16. 5.12.16 Programmable Real-Time Unit Subsystem and Industrial Communication Subsystem (PRU-ICSS)
        1. 5.12.16.1 Programmable Real-Time Unit (PRU-ICSS PRU)
          1. Table 5-99  PRU-ICSS PRU Timing Conditions
          2. 5.12.16.1.1 PRU-ICSS PRU Direct Input/Output Mode Electrical Data and Timing
            1. Table 5-100 PRU-ICSS PRU Timing Requirements - Direct Input Mode
            2. Table 5-101 PRU-ICSS PRU Switching Requirements - Direct Output Mode
          3. 5.12.16.1.2 PRU-ICSS PRU Parallel Capture Mode Electrical Data and Timing
            1. Table 5-102 PRU-ICSS PRU Timing Requirements - Parallel Capture Mode
          4. 5.12.16.1.3 PRU-ICSS PRU Shift Mode Electrical Data and Timing
            1. Table 5-103 PRU-ICSS PRU Timing Requirements - Shift In Mode
            2. Table 5-104 PRU-ICSS PRU Switching Requirements - Shift Out Mode
          5. 5.12.16.1.4 PRU-ICSS Sigma Delta Electrical Data and Timing
            1. Table 5-105 PRU-ICSS Timing Requirements - Sigma Delta Mode
          6. 5.12.16.1.5 PRU-ICSS ENDAT Electrical Data and Timing
            1. Table 5-106 PRU-ICSS Timing Requirements - ENDAT Mode
            2. Table 5-107 PRU-ICSS Switching Requirements - ENDAT Mode
        2. 5.12.16.2 PRU-ICSS EtherCAT (PRU-ICSS ECAT)
          1. Table 5-108 PRU-ICSS ECAT Timing Conditions
          2. 5.12.16.2.1 PRU-ICSS ECAT Electrical Data and Timing
            1. Table 5-109 PRU-ICSS ECAT Timing Requirements - Input Validated With LATCH_IN
            2. Table 5-110 PRU-ICSS ECAT Timing Requirements - Input Validated With SYNCx
            3. Table 5-111 PRU-ICSS ECAT Timing Requirements - Input Validated With Start of Frame (SOF)
            4. Table 5-112 PRU-ICSS ECAT Timing Requirements - LATCHx_IN
            5. Table 5-113 PRU-ICSS ECAT Switching Requirements - Digital IOs
        3. 5.12.16.3 PRU-ICSS MII_RT and Switch
          1. Table 5-114 PRU-ICSS MII_RT Switch Timing Conditions
          2. 5.12.16.3.1 PRU-ICSS MDIO Electrical Data and Timing
            1. Table 5-115 PRU-ICSS MDIO Timing Requirements - MDIO_DATA
            2. Table 5-116 PRU-ICSS MDIO Switching Characteristics - MDIO_CLK
            3. Table 5-117 PRU-ICSS MDIO Switching Characteristics - MDIO_DATA
          3. 5.12.16.3.2 PRU-ICSS MII_RT Electrical Data and Timing
            1. Table 5-118 PRU-ICSS MII_RT Timing Requirements - MII_RXCLK
            2. Table 5-119 PRU-ICSS MII_RT Timing Requirements - MII[x]_TXCLK
            3. Table 5-120 PRU-ICSS MII_RT Timing Requirements - MII_RXD[3:0], MII_RXDV, and MII_RXER
            4. Table 5-121 PRU-ICSS MII_RT Switching Characteristics - MII_TXD[3:0] and MII_TXEN
        4. 5.12.16.4 PRU-ICSS Universal Asynchronous Receiver Transmitter (PRU-ICSS UART)
          1. Table 5-122 Timing Requirements for PRU-ICSS UART Receive
          2. Table 5-123 Switching Characteristics Over Recommended Operating Conditions for PRU-ICSS UART Transmit
      17. 5.12.17 Multimedia Card (MMC) Interface
        1. 5.12.17.1 MMC Electrical Data and Timing
          1. Table 5-124 MMC Timing Conditions
          2. Table 5-125 Timing Requirements for MMC[0]_CMD and MMC[0]_DAT[7:0]
          3. Table 5-126 Timing Requirements for MMC[1/2]_CMD and MMC[1/2]_DAT[7:0]
          4. Table 5-127 Switching Characteristics for MMC[x]_CLK
          5. Table 5-128 Switching Characteristics for MMC[x]_CMD and MMC[x]_DAT[7:0]—HSPE=0
          6. Table 5-129 Switching Characteristics for MMC[x]_CMD and MMC[x]_DAT[7:0]—HSPE=1
      18. 5.12.18 Universal Asynchronous Receiver/Transmitter (UART)
        1. 5.12.18.1 UART Electrical Data and Timing
          1. Table 5-130 Timing Requirements for UARTx Receive
          2. Table 5-131 for UARTx Transmit
        2. 5.12.18.2 UART IrDA Interface
    13. 5.13 Emulation and Debug
      1. 5.13.1 IEEE 1149.1 JTAG
        1. 5.13.1.1 JTAG Electrical Data and Timing
          1. Table 5-134 Timing Requirements for JTAG
          2. Table 5-135 Switching Characteristics for JTAG
  6. 6Device and Documentation Support
    1. 6.1 Device Nomenclature
    2. 6.2 Tools and Software
    3. 6.3 Documentation Support
    4. 6.4 Related Links
    5. 6.5 Community Resources
    6. 6.6 商標
    7. 6.7 静電気放電に関する注意事項
    8. 6.8 Glossary
  7. 7Mechanical, Packaging, and Orderable Information
    1. 7.1 Via Channel
    2. 7.2 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZDN|491
サーマルパッド・メカニカル・データ
発注情報

1.1 特長

  • ハイライト
    • Sitara™ARM®Cortex®-A9 32ビットRISCプロセッサで、最高1000MHz
      • NEON™SIMDコプロセッサ およびベクトル浮動小数点(VFPv3)コプロセッサ
      • 32KBのL1命令およびデータ・キャッシュ
      • 256KBのL2キャッシュまたはL3 RAM
    • 32ビットのLPDDR2、DDR3、DDR3Lをサポート
    • 汎用メモリのサポート(NAND、NOR、SRAM): 最大16ビットのECCをサポート
    • SGX530グラフィック・エンジン
    • ディスプレイ・サブシステム
    • プログラマブル・リアルタイム・ユニット・サブシステムおよび産業用通信サブシステム（PRU-ICSS）
    • リアルタイム・クロック(RTC)
    • 最大2つのUSB 2.0 High-Speed、デュアル・ロール(ホストまたはデバイス)ポート、PHY搭載
    • 10、100、1000イーサネット・スイッチ、最大2ポートをサポート
    • シリアル・インターフェイス
      • 2つのCAN (Controller Area Network)ポート
      • 6つのUART、2つのMcASP、5つのMcSPI、3つのI2Cポート、1つのQSPI、1つのHDQまたは1線式
    • セキュリティ
      • 暗号化ハードウェア・アクセラレータ(AES、SHA、RNG、DES、3DES)
      • セキュア・ブート(AM437x高度セキュリティ[AM437xHS]デバイスでのみ利用可能)
    • 2つの12ビット逐次比較型(SAR) ADC
    • 最大3つの32ビット拡張キャプチャ(eCAP)モジュール
    • 最大3つの拡張直交エンコーダ・パルス(eQEP)モジュール
    • 最大6つの拡張高分解能PWM (eHRPWM)モジュール
  • MPUサブシステム
    • 最高1000MHzの処理速度を持つARM Cortex-A9 32ビットRISCマイクロプロセッサ
    • 32KBのL1命令およびデータ・キャッシュ
    • 256KBのL2キャッシュ(L3 RAMとしても構成可能)
    • 256KBのオンチップ・ブートROM
    • 64KBのオンチップRAM
    • セキュア制御モジュール(SCM) (AM437xHSデバイスでのみ利用可能)
    • エミュレーションおよびデバッグ
      • JTAG
      • 組み込みトレース・バッファ
    • 割り込みハンドラ
  • オンチップ・メモリ（共有L3 RAM）
    • 256KBの汎用オンチップ・メモリ・コントローラ(OCMC) RAM
    • すべてのマスタからアクセス可能
    • 高速ウェークアップ用の保持をサポート
    • 最大512KBの合計内部RAM
      (L3 RAMとして構成された256KBのARMメモリ + 256KBのOCMC RAM)
  • 外部メモリ・インターフェイス(EMIF)
    • DDRコントローラ
      • LPDDR2: 266MHzクロック(データ速度LPDDR2-533)
      • DDR3およびDDR3L: 400MHzクロック(データ速度DDR-800)
      • 32ビット・データ・バス
      • 合計2GBのアドレッシング可能領域
      • 1つのx32、2つのx16、または4つのx8メモリ・デバイス構成をサポート
  • 汎用メモリ・コントローラ(GPMC)
    • 柔軟な8および16ビットの非同期メモリ・インターフェイスと、最大7つのチップ・セレクト(NAND、NOR、Muxed-NOR、SRAM)
    • BCHコードを使用して4、8、または16ビットECCをサポート
    • ハミング・コードを使用して1ビットECCをサポート
  • エラー特定モジュール(ELM)
    • GPMCと組み合わせて使用すると、BCHアルゴリズムで生成されたシンドローム多項式により、データ・エラーのアドレスを特定可能
    • BCHアルゴリズムに基づいて、512バイトのブロックごとに4、8、または16ビットのエラーを特定可能
  • プログラマブル・リアルタイム・ユニット・サブシステムおよび産業用通信サブシステム（PRU-ICSS）
    • 各種のプロトコルをサポート: EtherCAT®、 PROFIBUS®、 PROFINET®、 EtherNet/IP™、EnDat 2.2など
    • 2つのプログラム可能なリアルタイム・ユニット(PRU)サブシステム、それぞれに2つのPRUコアが付属
      • 各コアは32ビットのロード・アンド・ストアRISCプロセッサで、200MHzで実行可能
      • 単一エラーの検出機能(パリティ)付きの、12KB (PRU-ICSS1)または4KB (PRU-ICSS0)の命令RAM
      • 単一エラーの検出機能(パリティ)付きの、8KB (PRU-ICSS1)または4KB (PRU-ICSS0)のデータRAM
      • 64ビット・アキュムレータを備えたシングル・サイクル32ビット乗算器
      • 拡張GPIOモジュールにより、シフトイン/シフトアウトおよび外部信号の並列ラッチをサポート
    • 単一エラーの検出機能(パリティ)付きの、12KB (PRU-ICSS1のみ)の共有RAM
    • 各PRUからアクセス可能な3つの120バイト・レジスタ・バンク
    • システム入力イベント処理用の、割り込みコントローラ(INTC)モジュール
    • 内部および外部マスタをPRU-ICSS内部のリソースに接続する、ローカル相互接続バス
    • PRU-ICSS内部のペリフェラル
      • 最大12Mbpsをサポートする、1つのフロー制御ピン付きUARTポート
      • 1つのeCAPモジュール
      • EtherCATなどの産業用イーサネットをサポートする、2つのMIIイーサネット・ポート
      • 1つのMDIOポート
    • 2つのPRU-ICSSサブシステムにより産業用通信をサポート
  • 電源、リセット、クロック管理(PRCM)モジュール
    • ディープ・スリープ・モードの開始と終了を制御
    • スリープ・シーケンス、電力ドメインのスイッチオフ・シーケンス、ウェークアップ・シーケンス、電力ドメインのスイッチオン・シーケンスを制御
    • クロック
      • 高周波発振器を搭載し、各種のシステムおよびペリフェラル・クロック用のリファレンス・クロック(19.2、24、25、26MHz)を生成
      • 個別のクロックのイネーブル/ディセーブル制御をサポートしているため、サブシステムおよびペリフェラルでの消費電力低減を促進
      • 5つのADPLLによりシステム・クロック(MPUサブシステム、DDRインターフェイス、USB、ペリフェラル [MMCおよびSD、UART、SPI、I2C]、L3、L4、イーサネット、GFX [SGX530]、LCDピクセル・クロック)を生成
    • 電源
      • 2つの切り替え不可電力ドメイン(RTCおよびウェークアップ・ロジック[WAKE-UP])
      • 3つの切り替え可能電力ドメイン(MPUサブシステム、SGX530 [GFX]、ペリフェラルとインフラストラクチャ[PER])
      • 動的電圧周波数スケーリング(DVFS)
  • リアルタイム・クロック(RTC)
    • リアルタイムの日付(日、月、年、曜日)および時刻(時、分、秒)情報
    • 32.768kHz発振器、RTCロジック、1.1V内部LDOを内蔵
    • 独立のパワー・オン・リセット(RTC_PWRONRSTn)入力
    • 外部ウェーク・イベント用の専用入力ピン(RTC_WAKEUP)
    • プログラム可能なアラームを使用して、ウェークアップ用にPRCMへ、またはイベント通知用にCortex-A9への内部割り込みを生成可能
    • プログラム可能なアラームと外部出力(RTC_PMIC_EN)を使用して、電力管理ICをイネーブルし、RTC以外の電力ドメインを復元可能
  • ペリフェラル
    • 最大2つのUSB 2.0 High-Speed、デュアル・ロール(ホストまたはデバイス)ポート、PHY搭載
    • 最大2つの産業用ギガビット・イーサネットMAC
      (10、100、1000Mbps)
      • 内蔵スイッチ
      • 各MACはMII、RMII、RGMII、MDIOインターフェイスをサポート
      • イーサネットのMACおよびスイッチは他の機能と独立して動作可能
      • IEEE 1588v2高精度時刻プロトコル(PTP)
    • 最大2つのCANポート
      • CANバージョン2パートAおよびBをサポート
    • 最大2つのマルチチャネル・オーディオ・シリアル・ポート(McASP)
      • 最高50MHzの送信および受信クロック
      • McASPポートごとに最大4つのシリアル・データ・ピン、個々に独立したTXおよびRXクロック
      • 時分割多重化(TDM)、IC間サウンド(I2S)、および類似のフォーマットをサポート
      • デジタル・オーディオ・インターフェイス送信(SPDIF、IEC60958-1、AES-3フォーマット)をサポート
      • 送受信用FIFOバッファ(256バイト)
    • 最大6つのUART
      • すべてのUARTがIrDAおよびCIRモードをサポート
      • すべてのUARTがRTSおよびCTSフロー制御をサポート
      • UART1は完全なモデム制御をサポート
    • 最大5つのマスタおよびスレーブMcSPI
      • McSPI0～McSPI2は最大4つのチップ・セレクトをサポート
      • McSPI3およびMcSPI4は最大2つのチップ・セレクトをサポート
      • 最高48MHz
    • 1つのクワッドSPI
      • シリアルNOR FLASHからのXIP (eXecute In Place)をサポート
    • 1つのDallas 1-Wire®およびHDQシリアル・インターフェイス
    • 最大3つのMMC、SD、SDIOポート
      • 1、4、8ビットMMC、SD、SDIOモード
      • すべてのポートが1.8～3.3Vで動作
      • 最高48MHzのクロック
      • カード検出と書き込み保護をサポート
      • MMC4.3とSDおよびSDIO 2.0仕様に準拠
    • 最大3つのI2Cマスタおよびスレーブ・インターフェイス
      • 標準モード(最高100kHz)
      • ファースト・モード(最高400kHz)
    • 最大6バンクの汎用I/O (GPIO)
      • バンクごとに32のGPIO (他の機能ピンと多重化)
      • GPIOは割り込み入力として使用可能(バンクごとに最大2つの割り込み入力)
    • 最大3つの外部DMAイベント入力、割り込み入力としても使用可能
    • 12個の32ビット汎用タイマ
      • DMTIMER1は1msタイマで、オペレーティング・システム(OS)のティックに使用
      • DMTIMER4～DMTIMER7はピン出力
    • 1つのパブリック・ウォッチドッグ・タイマ
    • 1つのフリーランニング高分解能32kHzカウンタ(synctimer32K)
    • 1つのセキュア・ウォッチドッグ・タイマ(AM437xHSデバイスでのみ使用可能)
    • SGX530 3Dグラフィック・エンジン
      • タイル・ベースのアーキテクチャにより最大20Mポリゴン/秒を実現
      • ユニバーサル・スケーラブル・シェーダー・エンジンはマルチスレッドのエンジンで、ピクセルおよび頂点シェーダー機能を搭載
      • Microsoft VS3.0、PS3.0、OGL2.0を超える高度なシェーダー機能セット
      • 業界標準APIのDirect3D Mobileと、OGL-ES 1.1および2.0をサポート
      • 粒度の細かいタスク切り替え、負荷分散、電力管理
      • 高度なジオメトリDMAベースの動作により、CPUとの連携は最小限
      • プログラム可能な高品質の画像アンチ・エイリアシング
      • メモリ・アドレッシングの完全な仮想化により、統一メモリ・アーキテクチャでOSが動作可能
    • ディスプレイ・サブシステム
      • 表示モード
        • ピクセル・メモリ形式をプログラム可能(ピクセルごとに1、2、4、8ビットのパレット化ピクセル、RGB 16および24ビット、およびYUV 4:2:2)
        • 256×24ビットのRGBエントリ・パレット
        • 最大解像度2048×2048
      • ディスプレイのサポート
        • パッシブおよびアクティブ・カラー、パッシブおよびアクティブ・モノクロームの4種類のディスプレイに対応
        • 4および8ビットのモノクローム・パッシブ・パネル・インターフェイスをサポート(ディザリング・ブロックにより15のグレイスケール・レベルをサポート)
        • RGB 8ビット・カラーのパッシブ・パネル・インターフェイスをサポート(ディザリング・ブロックによりカラー・パネルで3,375色をサポート)
        • RGB 12、16、18、24ビットのアクティブ・パネル・インターフェイスをサポート(複製またはディザリングされたエンコード・ピクセル値)
        • RFBIモジュールにより、リモート・フレーム・バッファ(LCDパネルに組み込まれたもの)に対応
        • RFBIモジュールにより、リモート・フレーム・バッファを部分的リフレッシュ
        • 部分的表示
        • 8、9、12、16ビット・インターフェイス(TDM)での複数サイクル出力フォーマット
      • 信号処理
        • 1つのグラフィック・レイヤ(RGBまたはCLUT)と2つのビデオ・レイヤ(YUV 4:2:2、RGB16、RGB24)のオーバーレイおよびウィンドウ表示のサポート
        • ディスプレイ・インターフェイスでRGB 24ビットをサポート、オプションとしてディザリングによりRGB 18ビット・ピクセル出力と6ビット・フレーム・レート制御(空間的または時間的)に対応
        • 透明カラー・キー(ソースおよびデスティネーション)
        • バッファ更新の同期
        • ガンマ曲線のサポート
        • 複数のバッファのサポート
        • クロッピングのサポート
        • カラー・フェーズの回転
    • 2つの12ビットSAR ADC (ADC0、ADC1)
      • 毎秒867Kサンプル
      • 入力は、8:1アナログ・スイッチにより多重化された8つのアナログ入力のどれからでも選択可能
      • ADC0は4、5、8線式の抵抗性タッチ・スクリーン・コントローラ(TSC)で動作するよう構成可能
    • 最大3つの32ビットeCAPモジュール
      • 3つのキャプチャ入力、または3つの補助PWM出力として構成可能
    • 最大6つの拡張eHRPWMモジュール
      • 専用の16ビットの時間ベース・カウンタ、時間および周波数の制御機能付き
      • 6つのシングル・エンド、6つのデュアル・エッジ対称型、または3つのデュアル・エッジ非対称型出力として構成可能
    • 最大3つの32ビットeQEPモジュール
  • デバイス識別情報
    • 電気ヒューズ・ファーム(FuseFarm)を出荷時にプログラム可能
      • 製造ID
      • デバイス部品番号(固有のJTAG ID)
      • デバイスのリビジョン(ホストのARMから読み取り可能)
      • セキュリティ・キー(AM437xHSデバイスでのみ使用可能)
      • 機能識別情報
  • デバッグ・インターフェイスのサポート
    • ARM (Cortex-A9およびPRCM)およびPRU-ICSSデバッグ用のJTAGおよびcJTAG
    • リアルタイム・トレース・ピンのサポート(Cortex-A9用)
    • 64KBの組み込みトレース・バッファ(ETB)
    • デバイスの境界スキャンをサポート
    • IEEE 1500をサポート
  • DMA
    • オンチップの拡張DMAコントローラ(EDMA)に、3つのサードパーティー転送コントローラ(TPTC)および1つのサードパーティー・チャネル・コントローラ(TPCC)を搭載し、最大64のプログラム可能な論理チャネルおよび8つのQDMAチャネルをサポート
    • EDMAは次の目的に使用
      • オンチップ・メモリとの間の転送
      • 外部ストレージ(EMIF、GPMC、スレーブ・ペリフェラル)との間の転送
  • プロセッサ間通信(IPC)
    • Cortex-A9、PRCM、およびPRU-ICSS間のプロセス同期のため、IPCおよびスピンロック用のハードウェア・ベースのメールボックスを内蔵
  • ブート・モード
    • ブート・モードは、PWRONRSTnリセット入力ピンの立ち上がりエッジでラッチされるブート構成ピンにより選択
  • カメラ
    • デュアル・ポートの8および10ビットBT656インターフェイス
    • デュアル・ポートの8および10ビット、外部同期を含む
    • シングル・ポートの12ビット
    • YUV422/RGB422およびBT656入力フォーマット
    • RAWフォーマット
    • 最高75MHzのピクセル・クロック速度
  • パッケージ
    • 491ピンのBGAパッケージ(17mm×17mm) (ZDN接尾辞)、ボール・ピッチ0.65mm、チャネル・アレイ・テクノロジにより低コストの配線が可能