JAJSOO8B June   2022  – June 2023 AM620-Q1 , AM623 , AM625 , AM625-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 改訂履歴
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
      1.      12
      2.      13
    3. 6.3 信号の説明
      1.      15
      2. 6.3.1  CPSW3G
        1. 6.3.1.1 メイン ドメイン
          1.        18
          2.        19
          3.        20
          4.        21
      3. 6.3.2  CPTS
        1. 6.3.2.1 メイン ドメイン
          1.        24
      4. 6.3.3  CSI-2
        1. 6.3.3.1 メイン ドメイン
          1.        27
      5. 6.3.4  DDRSS
        1. 6.3.4.1 メイン ドメイン
          1.        30
      6. 6.3.5  DSS
        1. 6.3.5.1 メイン ドメイン
          1.        33
      7. 6.3.6  ECAP
        1. 6.3.6.1 メイン ドメイン
          1.        36
          2.        37
          3.        38
      8. 6.3.7  エミュレーションおよびデバッグ
        1. 6.3.7.1 メイン ドメイン
          1.        41
        2. 6.3.7.2 MCU ドメイン
          1.        43
      9. 6.3.8  EPWM
        1. 6.3.8.1 メイン ドメイン
          1.        46
          2.        47
          3.        48
          4.        49
      10. 6.3.9  EQEP
        1. 6.3.9.1 メイン ドメイン
          1.        52
          2.        53
          3.        54
      11. 6.3.10 GPIO
        1. 6.3.10.1 メイン ドメイン
          1.        57
          2.        58
        2. 6.3.10.2 MCU ドメイン
          1.        60
      12. 6.3.11 GPMC
        1. 6.3.11.1 メイン ドメイン
          1.        63
      13. 6.3.12 I2C
        1. 6.3.12.1 メイン ドメイン
          1.        66
          2.        67
          3.        68
          4.        69
        2. 6.3.12.2 MCU ドメイン
          1.        71
        3. 6.3.12.3 WKUP ドメイン
          1.        73
      14. 6.3.13 MCAN
        1. 6.3.13.1 メイン ドメイン
          1.        76
        2. 6.3.13.2 MCU ドメイン
          1.        78
          2.        79
      15. 6.3.14 MCASP
        1. 6.3.14.1 メイン ドメイン
          1.        82
          2.        83
          3.        84
      16. 6.3.15 MCSPI
        1. 6.3.15.1 メイン ドメイン
          1.        87
          2.        88
          3.        89
        2. 6.3.15.2 MCU ドメイン
          1.        91
          2.        92
      17. 6.3.16 MDIO
        1. 6.3.16.1 メイン ドメイン
          1.        95
      18. 6.3.17 MMC
        1. 6.3.17.1 メイン ドメイン
          1.        98
          2.        99
          3.        100
      19. 6.3.18 OLDI
        1. 6.3.18.1 メイン ドメイン
          1.        103
      20. 6.3.19 OSPI
        1. 6.3.19.1 メイン ドメイン
          1.        106
      21. 6.3.20 電源
        1.       108
      22. 6.3.21 PRUSS
        1. 6.3.21.1 メイン ドメイン
          1.        111
          2.        112
      23. 6.3.22 予約済み
        1.       114
      24. 6.3.23 システム、その他
        1. 6.3.23.1 ブート モードの構成
          1. 6.3.23.1.1 メイン ドメイン
            1.         118
        2. 6.3.23.2 クロック
          1. 6.3.23.2.1 MCU ドメイン
            1.         121
          2. 6.3.23.2.2 WKUP ドメイン
            1.         123
        3. 6.3.23.3 システム
          1. 6.3.23.3.1 メイン ドメイン
            1.         126
          2. 6.3.23.3.2 MCU ドメイン
            1.         128
          3. 6.3.23.3.3 WKUP ドメイン
            1.         130
        4. 6.3.23.4 VMON
          1.        132
      25. 6.3.24 TIMER
        1. 6.3.24.1 メイン ドメイン
          1.        135
        2. 6.3.24.2 MCU ドメイン
          1.        137
        3. 6.3.24.3 WKUP ドメイン
          1.        139
      26. 6.3.25 UART
        1. 6.3.25.1 メイン ドメイン
          1.        142
          2.        143
          3.        144
          4.        145
          5.        146
          6.        147
          7.        148
        2. 6.3.25.2 MCU ドメイン
          1.        150
        3. 6.3.25.3 WKUP ドメイン
          1.        152
      27. 6.3.26 USB
        1. 6.3.26.1 メイン ドメイン
          1.        155
          2.        156
    4. 6.4 ピン接続要件
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  AEC-Q100 未認定デバイスの ESD 定格
    3. 7.3  AMC パッケージの AEC-Q100 認定デバイスの ESD 定格
    4. 7.4  電源投入時間 (POH)
    5. 7.5  推奨動作条件
    6. 7.6  動作性能ポイント
    7. 7.7  消費電力の概略
    8. 7.8  電気的特性
      1. 7.8.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 7.8.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 7.8.3  高周波発振器 (HFOSC) の電気的特性
      4. 7.8.4  低周波数発振器 (LFXOSC) の電気的特性
      5. 7.8.5  SDIO 電気的特性
      6. 7.8.6  LVCMOS 電気的特性
      7. 7.8.7  OLDI LVDS (OLDI) の電気的特性
      8. 7.8.8  CSI-2 (D-PHY) の電気的特性
      9. 7.8.9  USB2PHY の電気的特性
      10. 7.8.10 DDR の電気的特性
    9. 7.9  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.9.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.9.2 ハードウェア要件
      3. 7.9.3 プログラミング シーケンス
      4. 7.9.4 ハードウェア保証への影響
    10. 7.10 熱抵抗特性
      1. 7.10.1 ALW および AMC パッケージの熱抵抗特性
    11. 7.11 タイミングおよびスイッチング特性
      1. 7.11.1 タイミング パラメータおよび情報
      2. 7.11.2 電源要件
        1. 7.11.2.1 電源スルーレートの要件
        2. 7.11.2.2 電源シーケンス
          1. 7.11.2.2.1 パワーアップ シーケンス
          2. 7.11.2.2.2 パワーダウン シーケンス
          3. 7.11.2.2.3 部分 IO 電源シーケンス
      3. 7.11.3 システムのタイミング
        1. 7.11.3.1 リセット タイミング
        2. 7.11.3.2 エラー信号タイミング
        3. 7.11.3.3 クロックのタイミング
      4. 7.11.4 クロック仕様
        1. 7.11.4.1 入力クロック / 発振器
          1. 7.11.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 7.11.4.1.1.1 負荷容量
            2. 7.11.4.1.1.2 シャント容量
          2. 7.11.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
          3. 7.11.4.1.3 WKUP_LFOSC0 内部発振器クロック ソース
          4. 7.11.4.1.4 WKUP_LFOSC0 LVCMOS デジタル クロック ソース
          5. 7.11.4.1.5 WKUP_LFOSC0 を使用しない場合
        2. 7.11.4.2 出力クロック
        3. 7.11.4.3 PLL
        4. 7.11.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 7.11.5 ペリフェラル
        1. 7.11.5.1  CPSW3G
          1. 7.11.5.1.1 CPSW3G MDIO のタイミング
          2. 7.11.5.1.2 CPSW3G RMII のタイミング
          3. 7.11.5.1.3 CPSW3G RGMII のタイミング
        2. 7.11.5.2  CPTS
        3. 7.11.5.3  CSI-2
        4. 7.11.5.4  DDRSS
        5. 7.11.5.5  DSS
        6. 7.11.5.6  ECAP
        7. 7.11.5.7  エミュレーションおよびデバッグ
          1. 7.11.5.7.1 トレース
          2. 7.11.5.7.2 JTAG
        8. 7.11.5.8  EPWM
        9. 7.11.5.9  EQEP
        10. 7.11.5.10 GPIO
        11. 7.11.5.11 GPMC
          1. 7.11.5.11.1 GPMC および NOR フラッシュ — 同期モード
          2. 7.11.5.11.2 GPMC および NOR フラッシュ — 非同期モード
          3. 7.11.5.11.3 GPMC および NAND フラッシュ — 非同期モード
        12. 7.11.5.12 I2C
        13. 7.11.5.13 MCAN
        14. 7.11.5.14 MCASP
        15. 7.11.5.15 MCSPI
          1. 7.11.5.15.1 MCSPI — コントローラ モード
          2. 7.11.5.15.2 MCSPI — ペリフェラル モード
        16. 7.11.5.16 MMCSD
          1. 7.11.5.16.1 MMC0 - eMMC/SD/ SDIO インターフェイス
            1. 7.11.5.16.1.1  レガシー SDR モード
            2. 7.11.5.16.1.2  高速 SDR モード
            3. 7.11.5.16.1.3  HS200 モード
            4. 7.11.5.16.1.4  デフォルト速度モード
            5. 7.11.5.16.1.5  高速モード
            6. 7.11.5.16.1.6  UHS–I SDR12 モード
            7. 7.11.5.16.1.7  UHS–I SDR25 モード
            8. 7.11.5.16.1.8  UHS–I SDR50 モード
            9. 7.11.5.16.1.9  UHS–I DDR50 モード
            10. 7.11.5.16.1.10 UHS–I SDR104 モード
          2. 7.11.5.16.2 MMC1/MMC2 - SD/SDIO インターフェイス
            1. 7.11.5.16.2.1 デフォルト速度モード
            2. 7.11.5.16.2.2 高速モード
            3. 7.11.5.16.2.3 UHS–I SDR12 モード
            4. 7.11.5.16.2.4 UHS–I SDR25 モード
            5. 7.11.5.16.2.5 UHS–I SDR50 モード
            6. 7.11.5.16.2.6 UHS–I DDR50 モード
            7. 7.11.5.16.2.7 UHS–I SDR104 モード
        17. 7.11.5.17 OLDI
          1. 7.11.5.17.1 OLDI0 のスイッチング特性
        18. 7.11.5.18 OSPI
          1. 7.11.5.18.1 OSPI0 PHY モード
            1. 7.11.5.18.1.1 PHY データ トレーニング付き OSPI0
            2. 7.11.5.18.1.2 データ トレーニングなし OSPI0
              1. 7.11.5.18.1.2.1 OSPI0 PHY SDR のタイミング
              2. 7.11.5.18.1.2.2 OSPI0 PHY DDR のタイミング
          2. 7.11.5.18.2 OSPI0 タップ モード
            1. 7.11.5.18.2.1 OSPI0 タップ SDR のタイミング
            2. 7.11.5.18.2.2 OSPI0 タップ DDR のタイミング
        19. 7.11.5.19 PRUSS
          1. 7.11.5.19.1 PRUSS プログラマブル リアルタイム ユニット (PRU)
            1. 7.11.5.19.1.1 PRUSS PRU 直接出力モードのタイミング
            2. 7.11.5.19.1.2 PRUSS PRU パラレル キャプチャ モードのタイミング
            3. 7.11.5.19.1.3 PRUSS PRU シフト モードのタイミング
          2. 7.11.5.19.2 PRUSS 産業用イーサネット ペリフェラル (IEP)
            1. 7.11.5.19.2.1 PRUSS IEP のタイミング
          3. 7.11.5.19.3 PRUSS UART (Universal Asynchronous Receiver Transmitter)
            1. 7.11.5.19.3.1 PRUSS UART のタイミング
          4. 7.11.5.19.4 PRUSS 拡張キャプチャ ペリフェラル (ECAP)
            1. 7.11.5.19.4.1 PRUSS ECAP のタイミング
        20. 7.11.5.20 タイマ
        21. 7.11.5.21 UART
        22. 7.11.5.22 USB
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 プロセッサ サブシステム
      1. 8.2.1 Arm Cortex-A53 サブシステム
      2. 8.2.2 デバイス / パワー マネージャ
      3. 8.2.3 ARM Cortex-M4F
    3. 8.3 アクセラレータとコプロセッサ
      1. 8.3.1 グラフィックス処理ユニット (GPU)
      2. 8.3.2 プログラマブル リアルタイム ユニット サブシステム (PRUSS)
    4. 8.4 その他のサブシステム
      1. 8.4.1 デュアル クロック コンパレータ (DCC)
      2. 8.4.2 データ移動サブシステム (DMSS：Data Movement Subsystem)
      3. 8.4.3 メモリの巡回冗長性検査(MCRC)
      4. 8.4.4 ペリフェラル DMA コントローラ (PDMA)
      5. 8.4.5 リアルタイム クロック (RTC)
    5. 8.5 ペリフェラル
      1. 8.5.1  ギガビット イーサネット スイッチ (CPSW3G)
      2. 8.5.2  カメラ ストリーミング インターフェイス レシーバ (CSI_RX_IF)
      3. 8.5.3  DDR サブシステム (DDRSS)
      4. 8.5.4  ディスプレイ サブシステム (DSS)
      5. 8.5.5  拡張キャプチャ (ECAP)
      6. 8.5.6  エラー特定モジュール (ELM)
      7. 8.5.7  拡張パルス幅変調 (EPWM)
      8. 8.5.8  エラー通知モジュール(ESM)
      9. 8.5.9  拡張直交エンコーダ パルス (eQEP)
      10. 8.5.10 汎用インターフェイス (GPIO)
      11. 8.5.11 汎用メモリ コントローラ (GPMC)
      12. 8.5.12 グローバル時間ベース カウンタ (GTC)
      13. 8.5.13 I2C (Inter-Integrated Circuit)
      14. 8.5.14 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      15. 8.5.15 マルチチャネル オーディオ シリアル ポート (MCASP)
      16. 8.5.16 マルチチャネル シリアル ペリフェラル インターフェイス (MCSPI)
      17. 8.5.17 マルチメディア カード セキュア デジタル (MMCSD)
      18. 8.5.18 オクタル シリアル ペリフェラル インターフェイス (OSPI)
      19. 8.5.19 タイマ
      20. 8.5.20 UART (ユニバーサル非同期レシーバ / トランスミッタ)
      21. 8.5.21 ユニバーサル シリアル バス サブシステム (USBSS)
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 デバイスの接続およびレイアウトの基礎
      1. 9.1.1 電源
        1. 9.1.1.1 電源の設計
        2. 9.1.1.2 電源供給回路の実装ガイド
      2. 9.1.2 外部発振器
      3. 9.1.3 JTAG、EMU、およびトレース
      4. 9.1.4 リセット
      5. 9.1.5 未使用のピン
    2. 9.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 9.2.1 DDR 基板の設計およびレイアウトのガイドライン
      2. 9.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 9.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 9.2.2.2 外部ボードのループバック
        3. 9.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 9.2.3 USB VBUS 設計ガイドライン
      4. 9.2.4 システム電源監視設計ガイドライン
      5. 9.2.5 高速差動信号のルーティング ガイド
      6. 9.2.6 熱ソリューション ガイダンス
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスの命名規則
      1. 10.1.1 標準パッケージの記号化
      2. 10.1.2 デバイスの命名規則
    2. 10.2 ツールとソフトウェア
    3. 10.3 ドキュメントのサポート
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • AMC|441
サーマルパッド・メカニカル・データ
発注情報
7.11.5.11.1 GPMC および NOR フラッシュ — 同期モード

表 7-63 および 表 7-64 に、GPMC および NOR フラッシュ (同期モード) のタイミング要件とスイッチング特性を示します。

表 7-63 GPMC および NOR フラッシュのタイミング要件 — 同期モード 図 7-46、図 7-47 および 図 7-50 を参照
番号 パラメータ 説明 モード(4) 最小値 最大値 最小値 最大値 単位
GPMC_FCLK = 100MHz(1) GPMC_FCLK = 133MHz(1)
F12 tsu(dV-clkH) セットアップ時間、入力データ GPMC_AD[15:0] 有効から出力クロック GPMC_CLK high まで div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 1.61 0.92 ns
not_div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 0.86 3.41 ns
F13 th(clkH-dV) ホールド時間、出力クロック GPMC_CLK high から入力データ GPMC_AD[15:0] 有効の間 div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 2.09 2.09 ns
not_div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 2.09 2.09 ns
F21 tsu(waitV-clkH) セットアップ時間、入力待機 GPMC_WAIT[j] (2)(3) 有効から出力クロック GPMC_CLK high まで div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 1.61 0.92 ns
not_div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 0.86 3.41 ns
F22 th(clkH-waitV) ホールド時間、出力クロック GPMC_CLK high から入力待機 GPMC_WAIT[j](2)(3) 有効の間 div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 2.09 2.09 ns
not_div_by_1_mode、
GPMC_FCLK_MUX、
TIMEPARAGRANULARITY_X1		 2.09 2.09 ns
(1) GPMC_FCLK 選択
  • gpmc_fclk_sel[1:0] = 2b01 で 100MHz GPMC_FCLK を選択
  • gpmc_fclk_sel[1:0] = 2b00 で 133MHz GPMC_FCLK を選択
(2) GPMC_WAIT[j] で、j は 0 または 1 です。
(3) 待機モニタリングのサポートは、WaitMonitoringTime の値 > 0 に制限されます。待機監視機能の詳細な説明については、 デバイスのテクニカル リファレンス マニュアルで「汎用メモリ コントローラ (GPMC)」セクションを参照してください。
(4) div_by_1_mode の場合：
  • GPMC_CONFIG1_i レジスタ：GPMCFCLKDIVIDER = 0h：
    • GPMC_CLK 周波数 = GPMC_FCLK 周波数

not_div_by_1_mode の場合：
  • GPMC_CONFIG1_i レジスタ：GPMCFCLKDIVIDER = 1h～3h：
    • GPMC_CLK 周波数 = GPMC_FCLK 周波数 / (2～4)

GPMC_FCLK_MUX の場合：
  • CTRLMMR_GPMC_CLKSEL[1-0] CLK_SEL = 01 = PER1_PLL_CLKOUT / 3 = 300 / 3 = 100MHz

TIMEPARAGRANULARITY_X1 の場合：
  • GPMC_CONFIG1_i レジスタ：TIMEPARAGRANULARITY = 0h = x1 レイテンシ (RD/WRCYCLETIME、RD/WRACCESSTIME、PAGEBURSTACCESSTIME、CSONTIME、CSRD/WROFFTIME、ADVONTIME、ADVRD/WROFFTIME、OEONTIME、OEOFFTIME、WEONTIME、WEOFFTIME、CYCLE2CYCLEDELAY、BUSTURNAROUND、TIMEOUTSTARTVALUE、WRDATAONADMUXBUS に影響)
表 7-64 GPMC および NOR フラッシュのスイッチング特性 – 同期モード 図 7-46、図 7-47、図 7-48、図 7-49、図 7-50 を参照
番号 (2) パラメータ 説明 モード(16) 最小値 最大値 最小値 最大値 単位
100 MHz 133 MHz
F0 1 / tc(clk) 周期、出力クロック GPMC_CLK(15) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 10.00 7.52 ns
F1 tw(clkH) 標準パルス幅、出力クロック GPMC_CLK high div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 0.475P - 0.3(14) 0.475P - 0.3(14) ns
F1 tw(clkL) 標準パルス幅、出力クロック GPMC_CLK low div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 0.475P - 0.3(14) 0.475P - 0.3(14) ns
F2 td(clkH-csnV) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力チップ セレクト GPMC_CSn[i] 遷移まで(13) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1;
extra_delay なし		 F - 2.2 (5) F + 3.75 F - 2.2 (5) F + 3.75 ns
F3 td(clkH-CSn[i]V) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力チップ セレクト GPMC_CSn[i] 無効まで(13) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1;
extra_delay なし		 E - 2.2 (4) E + 3.18 E - 2.2 (4) E + 4.5 ns
F4 td(aV-clk) 遅延時間、出力アドレス GPMC_A[27:1] 有効から出力クロック GPMC_CLK の最初のエッジまで div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 B - 2.3 (2) B + 4.5 B - 2.3 (2) B + 4.5 ns
F5 td(clkH-aIV) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力アドレス GPMC_A[27:1] 無効まで div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 -2.3 4.5 -2.3 4.5 ns
F6 td(be[x]nV-clk) 遅延時間、出力下位バイト イネーブルおよびコマンド ラッチ イネーブル GPMC_BE0n_CLE、出力上位バイト イネーブル GPMC_BE1n 有効から出力クロック GPMC_CLK の最初のエッジまで div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 B - 2.3 (2) B + 1.9 B - 2.3 (2) B + 1.9 ns
F7 td(clkH-be[x]nIV) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力下位バイトのイネーブルおよびコマンド ラッチのイネーブル GPMC_BE0n_CLE、出力上位バイトのイネーブル GPMC_BE1n 無効まで(10) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 D - 2.3(3) D + 1.9 D - 2.3 (3) D + 1.9 ns
F7 td(clkL-be[x]nIV) 遅延時間、GPMC_CLK 立下りエッジから GPMC_BE0n_CLE、GPMC_BE1n 無効まで(11) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 D - 2.3 (3) D + 1.9 D - 2.3 (3) D + 1.9 ns
F7 td(clkL-be[x]nIV). 遅延時間、GPMC_CLK 立下りエッジから GPMC_BE0n_CLE、GPMC_BE1n 無効まで(12) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 D - 2.3 (3) D + 1.9 D - 2.3 (3) D + 1.9 ns
F8 td(clkH-advn) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力アドレス有効およびアドレス ラッチ イネーブル GPMC_ADVn_ALE 遷移まで div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1;
extra_delay なし		 G - 2.3(6) G + 4.5 G - 2.3 (6) G + 4.5 ns
F9 td(clkH-advnIV) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力アドレス有効およびアドレス ラッチ イネーブル GPMC_ADVn_ALE 無効まで div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1;
extra_delay なし		 D - 2.3 (3) D + 4.5 D - 2.3 (3) D + 4.5 ns
F10 td(clkH-oen) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力イネーブル GPMC_OEn_REn 遷移まで div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1;
extra_delay なし		 H - 2.3 (7) H + 3.5 H - 2.3 (7) H + 3.5 ns
F11 td(clkH-oenIV) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力イネーブル GPMC_OEn_REn 無効まで div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1;
extra_delay なし		 H - 2.3 (7) H + 3.5 H - 2.3 (7) H + 3.5 ns
F14 td(clkH-wen) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力書き込みイネーブル GPMC_WEn 遷移まで div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1;
extra_delay なし		 I - 2.3 (8) I + 4.5 I - 2.3 (8) I + 4.5 ns
F15 td(clkH-do) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力データ GPMC_AD[15:0] 遷移まで(10) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 J - 2.3 (9) J + 2.7 J - 2.3 (9) J + 2.7 ns
F15 td(clkL-do) 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_AD[15:0] データ バス遷移まで(11) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 J - 2.3 (9) J + 2.7 J - 2.3 (9) J + 2.7 ns
F15 td(clkL-do). 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_AD[15:0] データ バス遷移まで(12) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 J - 2.3 (9) J + 2.7 J - 2.3 (9) J + 2.7 ns
F17 td(clkH-be[x]n) 遅延時間、出力クロック GPMC_CLK 立ち上がりエッジから出力下位バイト イネーブルおよびコマンド ラッチ イネーブル GPMC_BE0n_CLE 遷移まで(10) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 J - 2.3 (9) J + 1.9 J - 2.3 (9) J + 1.9 ns
F17 td(clkL-be[x]n) 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_BE0n_CLE、GPMC_BE1n 遷移まで(11) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 J - 2.3 (9) J + 1.9 J - 2.3 (9) J + 1.9 ns
F17 td(clkL-be[x]n). 遅延時間、GPMC_CLK 立ち下がりエッジから GPMC_BE0n_CLE、GPMC_BE1n 遷移まで(12) div_by_1_mode;
GPMC_FCLK_MUX;
TIMEPARAGRANULARITY_X1		 J - 2.3 (9) J + 1.9 J - 2.3 (9) J + 1.9 ns
F18 tw(csnV) パルス幅、出力チップ セレクト GPMC_CSn[i](13) low 読み出し A A ns
書き込み A A ns
F19 tw(be[x]nV) パルス幅、出力下位バイト イネーブルおよびコマンド ラッチ イネーブル GPMC_BE0n_CLE、出力上位バイト イネーブル GPMC_BE1n Low 読み出し C C ns
書き込み C C ns
F20 tw(advnV) パルス幅、出力アドレス有効およびアドレス ラッチイネーブル GPMC_ADVn_ALE low 読み出し K K ns
書き込み K K ns
(2) B = ClkActivationTime × GPMC_FCLK(14)
(3) 単一読み取りの場合：D = (RdCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14)
バースト読み取りの場合：D = (RdCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14)
バースト書き込みの場合：D = (WrCycleTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14)
(4) 単一読み取りの場合：E = (CSRdOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14)
バースト読み取りの場合：E = (CSRdOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14)
バースト書き込みの場合： E = (CSWrOffTime - AccessTime) × (TimeParaGranularity + 1) × GPMC_FCLK(14)
(5) csn 立ち下がりエッジ (CS がアクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 1:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(14) (ClkActivationTime および CSOnTime が奇数) または (ClkActivationTime および CSOnTime が偶数) の場合
    • それ以外の場合は、F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 2:
    • F = 0.5 × CSExtraDelay × GPMC_FCLK(14) ((CSOnTime - ClkActivationTime) が 3 の倍数) の場合
    • F = (1 + 0.5 × CSExtraDelay) × GPMC_FCLK(14) ((CSOnTime - ClkActivationTime - 1) が 3 の倍数) の場合
    • F = (2 + 0.5 × CSExtraDelay) × GPMC_FCLK(14) ((CSOnTime - ClkActivationTime - 2) が 3 の倍数) の場合
(6) ADV 立ち下がりエッジ (ADV がアクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(14) (ClkActivationTime および ADVOnTime が奇数) または (ClkActivationTime および ADVOnTime が偶数) の場合
    • それ以外の場合は、G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(14) ((ADVOnTime - ClkActivationTime) が 3 の倍数) の場合
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(14) ((ADVOnTime - ClkActivationTime - 1) が 3 の倍数) の場合
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(14) ((ADVOnTime - ClkActivationTime - 2) が 3 の倍数) の場合

読み取りモードでの ADV 立ち上がりエッジ (ADV 非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(14) (ClkActivationTime および ADVRdOffTime が奇数) または (ClkActivationTime および ADVRdOffTime が偶数) の場合
    • それ以外の場合は、G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(14) ((ADVRdOffTime - ClkActivationTime) が 3 の倍数) の場合
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(14) ((ADVRdOffTime - ClkActivationTime - 1) が 3 の倍数) の場合
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(14) ((ADVRdOffTime - ClkActivationTime - 2) が 3 の倍数) の場合

書き込みモードでの ADV 立ち上がりエッジ (ADV 非アクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 1:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(14) (ClkActivationTime および ADVWrOffTime が奇数) または (ClkActivationTime および ADVWrOffTime が偶数) の場合
    • それ以外の場合は、G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 2:
    • G = 0.5 × ADVExtraDelay × GPMC_FCLK(14) ((ADVWrOffTime - ClkActivationTime) が 3 の倍数) の場合
    • G = (1 + 0.5 × ADVExtraDelay) × GPMC_FCLK(14) ((ADVWrOffTime - ClkActivationTime - 1) が 3 の倍数) の場合
    • G = (2 + 0.5 × ADVExtraDelay) × GPMC_FCLK(14) ((ADVWrOffTime - ClkActivationTime - 2) が 3 の倍数) の場合
(7) OE の立ち下がりエッジ (OE がアクティブ) および IO DIR の立ち上がりエッジ (データ バス入力方向) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 1:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(14) (ClkActivationTime および OEOnTime が奇数) または (ClkActivationTime および OEOnTime が偶数) の場合
    • それ以外の場合は、H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 2:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(14) ((OEOnTime - ClkActivationTime) が 3 の倍数) の場合
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(14) ((OEOnTime - ClkActivationTime - 1) が 3 の倍数) の場合
    • H = (2 + 0.5 × OEExtraDelay) × GPMC_FCLK(14) ((OEOnTime - ClkActivationTime - 2) が 3 の倍数) の場合

OE 立ち上がりエッジ (OE 非アクティブ化) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 1:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(14) (ClkActivationTime および OEOffTime が奇数) または (ClkActivationTime および OEOffTime が偶数) の場合
    • それ以外の場合は、H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 2:
    • H = 0.5 × OEExtraDelay × GPMC_FCLK(14) ((OEOffTime - ClkActivationTime) が 3 の倍数) の場合
    • H = (1 + 0.5 × OEExtraDelay) × GPMC_FCLK(14) ((OEOffTime - ClkActivationTime - 1) が 3 の倍数) の場合
    • H = (2 + 0.5 × OEExtraDelay) × GPMC_FCLK(14) ((OEOffTime - ClkActivationTime - 2) が 3 の倍数) の場合
(8) WE 立ち下がりエッジ (WE がアクティブ) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 1:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(14) (ClkActivationTime および WEOnTime が奇数) または (ClkActivationTime および WEOnTime が偶数) の場合
    • それ以外の場合は I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 2:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(14) ((WEOnTime - ClkActivationTime) が 3 の倍数) の場合
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(14) ((WEOnTime - ClkActivationTime - 1) が 3 の倍数) の場合
    • I = (2 + 0.5 × WEExtraDelay) × GPMC_FCLK(14) ((WEOnTime - ClkActivationTime - 2) が 3 の倍数) の場合

WE 立ち上がりエッジ (WE 非アクティブ化) の場合：
  • Case GPMCFCLKDIVIDER = 0:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK (14)
  • Case GPMCFCLKDIVIDER = 1:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(14) (ClkActivationTime および WEOffTime が奇数) または (ClkActivationTime および WEOffTime が偶数) の場合
    • それ以外の場合は I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(14)
  • Case GPMCFCLKDIVIDER = 2:
    • I = 0.5 × WEExtraDelay × GPMC_FCLK(14) ((WEOffTime - ClkActivationTime) が 3 の倍数) の場合
    • I = (1 + 0.5 × WEExtraDelay) × GPMC_FCLK(14) ((WEOffTime - ClkActivationTime - 1) が 3 の倍数) の場合
    • I = (2 + 0.5 × WEExtraDelay) × GPMC_FCLK(14) ((WEOffTime - ClkActivationTime - 2) が 3 の倍数) の場合
(9) J = GPMC_FCLK(14)
(10) 最初の転送は CLK DIV 1 モードのみです。
(11) 半周期、CLK DIV 1 モードでの初期転送後のすべてのデータ用。
(12) GPMC_CLKOUT の半サイクル。CLK DIV 1 モード以外のモードのすべてのデータ用。GPMC_FCLK から GPMC_CLKOUT を分周します。
(13) GPMC_CSn[i] で、i は 0、1、2、または 3 です。GPMC_WAIT[j] で、j は 0 または 1 です。
(14) P = GPMC_CLK 周期 (ns 単位)
(15) GPMC_CONFIG1_i 構成レジスタ ビット フィールド GPMCFCLKDIVIDER の設定により、GPMC モジュールでプログラム可能な GPMC_CLK 出力クロックの最大および最小周波数に関連します。
(16) div_by_1_mode の場合：
  • GPMC_CONFIG1_i レジスタ：GPMCFCLKDIVIDER = 0h：
    • GPMC_CLK 周波数 = GPMC_FCLK 周波数

GPMC_FCLK_MUX の場合：
  • CTRLMMR_GPMC_CLKSEL[1-0] CLK_SEL = 01 = PER1_PLL_CLKOUT / 3 = 300 / 3 = 100MHz

TIMEPARAGRANULARITY_X1 の場合：
  • GPMC_CONFIG1_i レジスタ：TIMEPARAGRANULARITY = 0h = x1 レイテンシ (RD/WRCYCLETIME、RD/WRACCESSTIME、PAGEBURSTACCESSTIME、CSONTIME、CSRD/WROFFTIME、ADVONTIME、ADVRD/WROFFTIME、OEONTIME、OEOFFTIME、WEONTIME、WEOFFTIME、CYCLE2CYCLEDELAY、BUSTURNAROUND、TIMEOUTSTARTVALUE、WRDATAONADMUXBUS に影響)

extra_delay なしの場合：
  • GPMC_CONFIG2_i レジスタ：CSEXTRADELAY = 0h = CSn タイミング制御信号は遅延なし
  • GPMC_CONFIG4_i レジスタ：WEEXTRADELAY = 0h= nWE タイミング制御信号は遅延なし
  • GPMC_CONFIG4_i レジスタ：OEEXTRADELAY = 0h = nOE タイミング制御信号は遅延なし
  • GPMC_CONFIG3_i レジスタ：ADVEXTRADELAY = 0h = nADV タイミング制御信号は遅延なし
AM625 AM625-Q1 AM623 AM620-Q1 GPMC および NOR フラッシュ — 同期単一読み出し (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 7-46 GPMC および NOR フラッシュ — 同期単一読み出し (GPMCFCLKDIVIDER = 0)
AM625 AM625-Q1 AM623 AM620-Q1 GPMC および NOR フラッシュ — 同期バースト読み出し— 4x16 ビット (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 7-47 GPMC および NOR フラッシュ — 同期バースト読み出し— 4x16 ビット (GPMCFCLKDIVIDER = 0)
AM625 AM625-Q1 AM623 AM620-Q1 GPMC および NOR フラッシュ — 同期バースト書き込み (GPMCFCLKDIVIDER = 0)
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 7-48 GPMC および NOR フラッシュ — 同期バースト書き込み (GPMCFCLKDIVIDER = 0)
AM625 AM625-Q1 AM623 AM620-Q1 GPMC および多重化 NOR フラッシュ — 同期バースト読み出し
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 7-49 GPMC および多重化 NOR フラッシュ — 同期バースト読み出し
AM625 AM625-Q1 AM623 AM620-Q1 GPMC および多重化 NOR フラッシュ — 同期バースト書き込み
A. GPMC_CSn[i] で、i は 0、1、2、または 3 です。
B. GPMC_WAIT[j] で、j は 0 または 1 です。
図 7-50 GPMC および多重化 NOR フラッシュ — 同期バースト書き込み