JAJSOO8B June   2022  – June 2023 AM620-Q1 , AM623 , AM625 , AM625-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 改訂履歴
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
      1.      12
      2.      13
    3. 6.3 信号の説明
      1.      15
      2. 6.3.1  CPSW3G
        1. 6.3.1.1 メイン ドメイン
          1.        18
          2.        19
          3.        20
          4.        21
      3. 6.3.2  CPTS
        1. 6.3.2.1 メイン ドメイン
          1.        24
      4. 6.3.3  CSI-2
        1. 6.3.3.1 メイン ドメイン
          1.        27
      5. 6.3.4  DDRSS
        1. 6.3.4.1 メイン ドメイン
          1.        30
      6. 6.3.5  DSS
        1. 6.3.5.1 メイン ドメイン
          1.        33
      7. 6.3.6  ECAP
        1. 6.3.6.1 メイン ドメイン
          1.        36
          2.        37
          3.        38
      8. 6.3.7  エミュレーションおよびデバッグ
        1. 6.3.7.1 メイン ドメイン
          1.        41
        2. 6.3.7.2 MCU ドメイン
          1.        43
      9. 6.3.8  EPWM
        1. 6.3.8.1 メイン ドメイン
          1.        46
          2.        47
          3.        48
          4.        49
      10. 6.3.9  EQEP
        1. 6.3.9.1 メイン ドメイン
          1.        52
          2.        53
          3.        54
      11. 6.3.10 GPIO
        1. 6.3.10.1 メイン ドメイン
          1.        57
          2.        58
        2. 6.3.10.2 MCU ドメイン
          1.        60
      12. 6.3.11 GPMC
        1. 6.3.11.1 メイン ドメイン
          1.        63
      13. 6.3.12 I2C
        1. 6.3.12.1 メイン ドメイン
          1.        66
          2.        67
          3.        68
          4.        69
        2. 6.3.12.2 MCU ドメイン
          1.        71
        3. 6.3.12.3 WKUP ドメイン
          1.        73
      14. 6.3.13 MCAN
        1. 6.3.13.1 メイン ドメイン
          1.        76
        2. 6.3.13.2 MCU ドメイン
          1.        78
          2.        79
      15. 6.3.14 MCASP
        1. 6.3.14.1 メイン ドメイン
          1.        82
          2.        83
          3.        84
      16. 6.3.15 MCSPI
        1. 6.3.15.1 メイン ドメイン
          1.        87
          2.        88
          3.        89
        2. 6.3.15.2 MCU ドメイン
          1.        91
          2.        92
      17. 6.3.16 MDIO
        1. 6.3.16.1 メイン ドメイン
          1.        95
      18. 6.3.17 MMC
        1. 6.3.17.1 メイン ドメイン
          1.        98
          2.        99
          3.        100
      19. 6.3.18 OLDI
        1. 6.3.18.1 メイン ドメイン
          1.        103
      20. 6.3.19 OSPI
        1. 6.3.19.1 メイン ドメイン
          1.        106
      21. 6.3.20 電源
        1.       108
      22. 6.3.21 PRUSS
        1. 6.3.21.1 メイン ドメイン
          1.        111
          2.        112
      23. 6.3.22 予約済み
        1.       114
      24. 6.3.23 システム、その他
        1. 6.3.23.1 ブート モードの構成
          1. 6.3.23.1.1 メイン ドメイン
            1.         118
        2. 6.3.23.2 クロック
          1. 6.3.23.2.1 MCU ドメイン
            1.         121
          2. 6.3.23.2.2 WKUP ドメイン
            1.         123
        3. 6.3.23.3 システム
          1. 6.3.23.3.1 メイン ドメイン
            1.         126
          2. 6.3.23.3.2 MCU ドメイン
            1.         128
          3. 6.3.23.3.3 WKUP ドメイン
            1.         130
        4. 6.3.23.4 VMON
          1.        132
      25. 6.3.24 TIMER
        1. 6.3.24.1 メイン ドメイン
          1.        135
        2. 6.3.24.2 MCU ドメイン
          1.        137
        3. 6.3.24.3 WKUP ドメイン
          1.        139
      26. 6.3.25 UART
        1. 6.3.25.1 メイン ドメイン
          1.        142
          2.        143
          3.        144
          4.        145
          5.        146
          6.        147
          7.        148
        2. 6.3.25.2 MCU ドメイン
          1.        150
        3. 6.3.25.3 WKUP ドメイン
          1.        152
      27. 6.3.26 USB
        1. 6.3.26.1 メイン ドメイン
          1.        155
          2.        156
    4. 6.4 ピン接続要件
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  AEC-Q100 未認定デバイスの ESD 定格
    3. 7.3  AMC パッケージの AEC-Q100 認定デバイスの ESD 定格
    4. 7.4  電源投入時間 (POH)
    5. 7.5  推奨動作条件
    6. 7.6  動作性能ポイント
    7. 7.7  消費電力の概略
    8. 7.8  電気的特性
      1. 7.8.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 7.8.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 7.8.3  高周波発振器 (HFOSC) の電気的特性
      4. 7.8.4  低周波数発振器 (LFXOSC) の電気的特性
      5. 7.8.5  SDIO 電気的特性
      6. 7.8.6  LVCMOS 電気的特性
      7. 7.8.7  OLDI LVDS (OLDI) の電気的特性
      8. 7.8.8  CSI-2 (D-PHY) の電気的特性
      9. 7.8.9  USB2PHY の電気的特性
      10. 7.8.10 DDR の電気的特性
    9. 7.9  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.9.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.9.2 ハードウェア要件
      3. 7.9.3 プログラミング シーケンス
      4. 7.9.4 ハードウェア保証への影響
    10. 7.10 熱抵抗特性
      1. 7.10.1 ALW および AMC パッケージの熱抵抗特性
    11. 7.11 タイミングおよびスイッチング特性
      1. 7.11.1 タイミング パラメータおよび情報
      2. 7.11.2 電源要件
        1. 7.11.2.1 電源スルーレートの要件
        2. 7.11.2.2 電源シーケンス
          1. 7.11.2.2.1 パワーアップ シーケンス
          2. 7.11.2.2.2 パワーダウン シーケンス
          3. 7.11.2.2.3 部分 IO 電源シーケンス
      3. 7.11.3 システムのタイミング
        1. 7.11.3.1 リセット タイミング
        2. 7.11.3.2 エラー信号タイミング
        3. 7.11.3.3 クロックのタイミング
      4. 7.11.4 クロック仕様
        1. 7.11.4.1 入力クロック / 発振器
          1. 7.11.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 7.11.4.1.1.1 負荷容量
            2. 7.11.4.1.1.2 シャント容量
          2. 7.11.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
          3. 7.11.4.1.3 WKUP_LFOSC0 内部発振器クロック ソース
          4. 7.11.4.1.4 WKUP_LFOSC0 LVCMOS デジタル クロック ソース
          5. 7.11.4.1.5 WKUP_LFOSC0 を使用しない場合
        2. 7.11.4.2 出力クロック
        3. 7.11.4.3 PLL
        4. 7.11.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 7.11.5 ペリフェラル
        1. 7.11.5.1  CPSW3G
          1. 7.11.5.1.1 CPSW3G MDIO のタイミング
          2. 7.11.5.1.2 CPSW3G RMII のタイミング
          3. 7.11.5.1.3 CPSW3G RGMII のタイミング
        2. 7.11.5.2  CPTS
        3. 7.11.5.3  CSI-2
        4. 7.11.5.4  DDRSS
        5. 7.11.5.5  DSS
        6. 7.11.5.6  ECAP
        7. 7.11.5.7  エミュレーションおよびデバッグ
          1. 7.11.5.7.1 トレース
          2. 7.11.5.7.2 JTAG
        8. 7.11.5.8  EPWM
        9. 7.11.5.9  EQEP
        10. 7.11.5.10 GPIO
        11. 7.11.5.11 GPMC
          1. 7.11.5.11.1 GPMC および NOR フラッシュ — 同期モード
          2. 7.11.5.11.2 GPMC および NOR フラッシュ — 非同期モード
          3. 7.11.5.11.3 GPMC および NAND フラッシュ — 非同期モード
        12. 7.11.5.12 I2C
        13. 7.11.5.13 MCAN
        14. 7.11.5.14 MCASP
        15. 7.11.5.15 MCSPI
          1. 7.11.5.15.1 MCSPI — コントローラ モード
          2. 7.11.5.15.2 MCSPI — ペリフェラル モード
        16. 7.11.5.16 MMCSD
          1. 7.11.5.16.1 MMC0 - eMMC/SD/ SDIO インターフェイス
            1. 7.11.5.16.1.1  レガシー SDR モード
            2. 7.11.5.16.1.2  高速 SDR モード
            3. 7.11.5.16.1.3  HS200 モード
            4. 7.11.5.16.1.4  デフォルト速度モード
            5. 7.11.5.16.1.5  高速モード
            6. 7.11.5.16.1.6  UHS–I SDR12 モード
            7. 7.11.5.16.1.7  UHS–I SDR25 モード
            8. 7.11.5.16.1.8  UHS–I SDR50 モード
            9. 7.11.5.16.1.9  UHS–I DDR50 モード
            10. 7.11.5.16.1.10 UHS–I SDR104 モード
          2. 7.11.5.16.2 MMC1/MMC2 - SD/SDIO インターフェイス
            1. 7.11.5.16.2.1 デフォルト速度モード
            2. 7.11.5.16.2.2 高速モード
            3. 7.11.5.16.2.3 UHS–I SDR12 モード
            4. 7.11.5.16.2.4 UHS–I SDR25 モード
            5. 7.11.5.16.2.5 UHS–I SDR50 モード
            6. 7.11.5.16.2.6 UHS–I DDR50 モード
            7. 7.11.5.16.2.7 UHS–I SDR104 モード
        17. 7.11.5.17 OLDI
          1. 7.11.5.17.1 OLDI0 のスイッチング特性
        18. 7.11.5.18 OSPI
          1. 7.11.5.18.1 OSPI0 PHY モード
            1. 7.11.5.18.1.1 PHY データ トレーニング付き OSPI0
            2. 7.11.5.18.1.2 データ トレーニングなし OSPI0
              1. 7.11.5.18.1.2.1 OSPI0 PHY SDR のタイミング
              2. 7.11.5.18.1.2.2 OSPI0 PHY DDR のタイミング
          2. 7.11.5.18.2 OSPI0 タップ モード
            1. 7.11.5.18.2.1 OSPI0 タップ SDR のタイミング
            2. 7.11.5.18.2.2 OSPI0 タップ DDR のタイミング
        19. 7.11.5.19 PRUSS
          1. 7.11.5.19.1 PRUSS プログラマブル リアルタイム ユニット (PRU)
            1. 7.11.5.19.1.1 PRUSS PRU 直接出力モードのタイミング
            2. 7.11.5.19.1.2 PRUSS PRU パラレル キャプチャ モードのタイミング
            3. 7.11.5.19.1.3 PRUSS PRU シフト モードのタイミング
          2. 7.11.5.19.2 PRUSS 産業用イーサネット ペリフェラル (IEP)
            1. 7.11.5.19.2.1 PRUSS IEP のタイミング
          3. 7.11.5.19.3 PRUSS UART (Universal Asynchronous Receiver Transmitter)
            1. 7.11.5.19.3.1 PRUSS UART のタイミング
          4. 7.11.5.19.4 PRUSS 拡張キャプチャ ペリフェラル (ECAP)
            1. 7.11.5.19.4.1 PRUSS ECAP のタイミング
        20. 7.11.5.20 タイマ
        21. 7.11.5.21 UART
        22. 7.11.5.22 USB
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 プロセッサ サブシステム
      1. 8.2.1 Arm Cortex-A53 サブシステム
      2. 8.2.2 デバイス / パワー マネージャ
      3. 8.2.3 ARM Cortex-M4F
    3. 8.3 アクセラレータとコプロセッサ
      1. 8.3.1 グラフィックス処理ユニット (GPU)
      2. 8.3.2 プログラマブル リアルタイム ユニット サブシステム (PRUSS)
    4. 8.4 その他のサブシステム
      1. 8.4.1 デュアル クロック コンパレータ (DCC)
      2. 8.4.2 データ移動サブシステム (DMSS：Data Movement Subsystem)
      3. 8.4.3 メモリの巡回冗長性検査(MCRC)
      4. 8.4.4 ペリフェラル DMA コントローラ (PDMA)
      5. 8.4.5 リアルタイム クロック (RTC)
    5. 8.5 ペリフェラル
      1. 8.5.1  ギガビット イーサネット スイッチ (CPSW3G)
      2. 8.5.2  カメラ ストリーミング インターフェイス レシーバ (CSI_RX_IF)
      3. 8.5.3  DDR サブシステム (DDRSS)
      4. 8.5.4  ディスプレイ サブシステム (DSS)
      5. 8.5.5  拡張キャプチャ (ECAP)
      6. 8.5.6  エラー特定モジュール (ELM)
      7. 8.5.7  拡張パルス幅変調 (EPWM)
      8. 8.5.8  エラー通知モジュール(ESM)
      9. 8.5.9  拡張直交エンコーダ パルス (eQEP)
      10. 8.5.10 汎用インターフェイス (GPIO)
      11. 8.5.11 汎用メモリ コントローラ (GPMC)
      12. 8.5.12 グローバル時間ベース カウンタ (GTC)
      13. 8.5.13 I2C (Inter-Integrated Circuit)
      14. 8.5.14 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      15. 8.5.15 マルチチャネル オーディオ シリアル ポート (MCASP)
      16. 8.5.16 マルチチャネル シリアル ペリフェラル インターフェイス (MCSPI)
      17. 8.5.17 マルチメディア カード セキュア デジタル (MMCSD)
      18. 8.5.18 オクタル シリアル ペリフェラル インターフェイス (OSPI)
      19. 8.5.19 タイマ
      20. 8.5.20 UART (ユニバーサル非同期レシーバ / トランスミッタ)
      21. 8.5.21 ユニバーサル シリアル バス サブシステム (USBSS)
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 デバイスの接続およびレイアウトの基礎
      1. 9.1.1 電源
        1. 9.1.1.1 電源の設計
        2. 9.1.1.2 電源供給回路の実装ガイド
      2. 9.1.2 外部発振器
      3. 9.1.3 JTAG、EMU、およびトレース
      4. 9.1.4 リセット
      5. 9.1.5 未使用のピン
    2. 9.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 9.2.1 DDR 基板の設計およびレイアウトのガイドライン
      2. 9.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 9.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 9.2.2.2 外部ボードのループバック
        3. 9.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 9.2.3 USB VBUS 設計ガイドライン
      4. 9.2.4 システム電源監視設計ガイドライン
      5. 9.2.5 高速差動信号のルーティング ガイド
      6. 9.2.6 熱ソリューション ガイダンス
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスの命名規則
      1. 10.1.1 標準パッケージの記号化
      2. 10.1.2 デバイスの命名規則
    2. 10.2 ツールとソフトウェア
    3. 10.3 ドキュメントのサポート
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALW|425
サーマルパッド・メカニカル・データ
発注情報

7.11.5.14 MCASP

注: McASP には 1 つ以上の信号があり、複数のピンに多重化できます。このセクションで定義されるタイミング要件およびスイッチング特性は、IOSET として知られている特定のピンの組み合わせにのみ有効です。このインターフェイスの有効なピンの組み合わせまたは IOSET は、SysConfig-PinMux ツールで定義されます。

表 7-71、表 7-72、図 7-61、表 7-73および 図 7-62 に、MCASP のタイミング条件、要件、スイッチング特性を示します。

表 7-71 MCASP のタイミング条件
パラメータ 最小値 最大値 単位
入力条件
SRI 入力スルーレート 0.7 5 V/ns
出力条件
CL 出力負荷容量 1 10 pF
PCB 接続要件
td(Trace Delay) 各パターンの伝搬遅延 100 1100 ps
td(Trace Mismatch Delay) すべてのパターンにわたる伝搬遅延の不整合 100 ps
表 7-72 MCASP のタイミング要件 図 7-61 参照
番号 モード(1) 最小値 最大値 単位
ASP1 tc(AHCLKRX) サイクル時間、MCASP[x]_AHCLKR/X(4) 20 ns
ASP2 tw(AHCLKRX) パルス幅、MCASP[x]_AHCLKR/X(4) high または low 0.5P(2) - 1.53 ns
ASP3 tc(ACLKRX) サイクル時間、MCASP[x]_ACLKR/X(4) 20 ns
ASP4 tw(ACLKRX) パルス幅、MCASP[x]_ACLKR/X(4) high または low 0.5R(3) - 1.53 ns
ASP5 tsu(AFSRX-ACLKRX) セットアップ時間、MCASP[x]_AFSR/X(4) 入力有効から MCASP[x]_ACLKR/X(4) まで ACLKR/X 内部 9.29 ns
ACLKR/X 外部入力 / 出力 4
ASP6 th(ACLKRX-AFSRX) ホールド時間、MCASP[x]_ACLKR/X(4) から MCASP[x]_AFSR/X(4) 入力有効まで ACLKR/X 内部 -1 ns
ACLKR/X 外部入力 / 出力 1.6
ASP7 tsu(AXR-ACLKRX) セットアップ時間、MCASP[x]_AXR(4) 入力有効から MCASP[x]_ACLKR/X(4) まで ACLKR/X 内部 9.29 ns
ACLKR/X 外部入力 / 出力 4
ASP8 th(ACLKRX-AXR) ホールド時間、MCASP[x]_ACLKR/X(4) から MCASP[x]_AXR(4) 入力有効まで ACLKR/X 内部 -1 ns
ACLKR/X 外部入力 / 出力 1.6
(1) ACLKR 内部：ACLKRCTL.CLKRM = 1、PDIR.ACLKR = 1
ACLKR 外部入力：ACLKRCTL.CLKRM = 0、PDIR.ACLKR = 0
ACLKR 外部出力：ACLKRCTL.CLKRM = 0、PDIR.ACLKR = 1
ACLKX 内部：ACLKXCTL.CLKXM = 1、PDIR.ACLKX = 1
ACLKX 外部入力：ACLKXCTL.CLKXM = 0、PDIR.ACLKX = 0
ACLKX 外部出力：ACLKXCTL.CLKXM = 0、PDIR.ACLKX = 1
(2) P = AHCLKR/X 周期 (ns 単位)。AHCLKR/X クロック ソース オプションの詳細については、テクニカル リファレンス マニュアルにある「モジュール統合」の章の「マルチチャネル オーディオ シリアル ポート (MCASP)」セクションの「McASP クロック」表を参照してください。
(3) R = ACLKR/X 周期 (ns 単位)。
(4) MCASP[x]_* の x は 0、1、または 2
AM625 AM625-Q1 AM623 AM620-Q1 MCASP のタイミング要件
A. CLKRP = CLKXP = 0 の場合、MCASP トランスミッタは立ち上がりエッジ (シフト データ アウト) に構成され、MCASP レシーバは立ち下がりエッジ (シフト データ イン) に構成されます。
B. CLKRP = CLKXP = 1 の場合、MCASP トランスミッタは立ち下がりエッジ (シフト データ アウト) に構成され、MCASP レシーバは立ち上がりエッジ (シフト データ イン) に構成されます。
図 7-61 MCASP のタイミング要件
表 7-73 MCASP スイッチング特性 図 7-62 参照
番号 パラメータ 説明 モード(1) 最小値 最大値 単位
ASP9 tc(AHCLKRX) サイクル時間、MCASP[x]_AHCLKR/X(4) 20 ns
ASP10 tw(AHCLKRX) パルス幅、MCASP[x]_AHCLKR/X(4) high または low 0.5P(2) - 2 ns
ASP11 tc(ACLKRX) サイクル時間、MCASP[x]_ACLKR/X(4) 20 ns
ASP12 tw(ACLKRX) パルス幅、MCASP[x]_ACLKR/X(4) high または low 0.5R(3) - 2 ns
ASP13 td(ACLKRX-AFSRX) 遅延時間、MCASP[x]_ACLKR/X(4) 送信エッジから MCASP[x]_AFSR/X(4) 出力有効まで ACLKR/X 内部 -1 7.25 ns
ACLKR/X 外部入力 / 出力 -15.29 12.84
ASP14 td(ACLKX-AXR) 遅延時間、MCASP[x]_ACLKX(4) 送信エッジから MCASP[x]_AXR(4) 出力有効まで ACLKR/X 内部 -1 7.25 ns
ACLKR/X 外部入力 / 出力 -15.29 12.84
ASP15 tdis(ACLKX-AXR) ディスエーブル時間、MCASP[x]_ACLKX(4) 送信エッジから MCASP[x]_AXR(4) 出力ハイ インピーダンスまで ACLKR/X 内部 -1 7.25 ns
ACLKR/X 外部入力 / 出力 -14.9 14
(1) ACLKR 内部：ACLKRCTL.CLKRM = 1、PDIR.ACLKR = 1
ACLKR 外部入力：ACLKRCTL.CLKRM = 0、PDIR.ACLKR = 0
ACLKR 外部出力：ACLKRCTL.CLKRM = 0、PDIR.ACLKR = 1
ACLKX 内部：ACLKXCTL.CLKXM = 1、PDIR.ACLKX = 1
ACLKX 外部入力：ACLKXCTL.CLKXM = 0、PDIR.ACLKX = 0
ACLKX 外部出力：ACLKXCTL.CLKXM = 0、PDIR.ACLKX = 1
(2) P = AHCLKR/X 周期 (ns 単位)。AHCLKR/X クロック ソース オプションの詳細については、テクニカル リファレンス マニュアルにある「モジュール統合」の章の「マルチチャネル オーディオ シリアル ポート (MCASP)」セクションの「McASP クロック」表を参照してください。
(3) R = ACLKR/X 周期 (ns 単位)。
(4) MCASP[x]_* の x は 0、1、または 2
AM625 AM625-Q1 AM623 AM620-Q1 MCASP スイッチング特性
A. CLKRP = CLKXP = 1 の場合、MCASP トランスミッタは立ち下がりエッジ (シフト データ アウト) に構成され、MCASP レシーバは立ち上がりエッジ (シフト データ イン) に構成されます。
B. CLKRP = CLKXP = 0 の場合、MCASP トランスミッタは立ち上がりエッジ (シフト データ アウト) に構成され、MCASP レシーバは立ち下がりエッジ (シフト データ イン) に構成されます。
図 7-62 MCASP スイッチング特性

詳細については、デバイスのテクニカル リファレンス マニュアルで「ペリフェラル」の章にある「マルチチャネル オーディオ シリアル ポート (MCASP)」セクションを参照してください。