JAJSOO8B June 2022 – June 2023 AM620-Q1 , AM623 , AM625 , AM625-Q1
PRODUCTION DATA
デバイスごとのパッケージ図は、PDF版データシートをご参照ください。
表 7-118 に、OSPI0 PHY DDR モードに必要な DLL 遅延を定義します。表 7-123、図 7-100、表 7-124、図 7-101 に、OSPI0 PHY DDR モードのタイミング要件とスイッチング特性を示します。
モード | OSPI_PHY_CONFIGURATION_REG ビット フィールド | 遅延値 |
---|---|---|
送信 | ||
1.8V | PHY_CONFIG_TX_DLL_DELAY_FLD | 0x46 |
3.3V | PHY_CONFIG_TX_DLL_DELAY_FLD | 0x43 |
受信 | ||
1.8V、DQS | PHY_CONFIG_RX_DLL_DELAY_FLD | 0x15 |
3.3V、DQS | PHY_CONFIG_RX_DLL_DELAY_FLD | 0x3A |
その他のすべてのモード | PHY_CONFIG_RX_DLL_DELAY_FLD | 0x0 |
番号 | モード | 最小値 | 最大値 | 単位 | ||
---|---|---|---|---|---|---|
O15 | tsu(D-LBCLK) | セットアップ時間、OSPI0_D[7:0] 有効からアクティブ OSPI0_DQS エッジまで | 1.8V、外部ボード ループバック付き DDR | 0.53 | ns | |
1.8V、DQS 付き DDR | -0.46 | ns | ||||
3.3V、外部ボード ループバック付き DDR | 1.23 | ns | ||||
3.3V、DQS 付き DDR | -0.66 | ns | ||||
O16 | th(LBCLK-D) | ホールド時間、アクティブ OSPI0_DQS エッジから OSPI0_D[7:0] 有効の間 | 1.8V、外部ボード ループバック付き DDR | 1.24(1) | ns | |
1.8V、DQS 付き DDR | 3.59 | ns | ||||
3.3V、外部ボード ループバック付き DDR | 1.44(1) | ns | ||||
3.3V、DQS 付き DDR | 7.92 | ns |
番号 | パラメータ | モード | 最小値 | 最大値 | 単位 | |
---|---|---|---|---|---|---|
O1 | tc(CLK) | サイクル時間、OSPI0_CLK | 19 | ns | ||
O2 | tw(CLKL) | パルス幅、OSPI0_CLK low | ((0.475P(1)) - 0.3) | ns | ||
O3 | tw(CLKH) | パルス幅、OSPI0_CLK high | ((0.475P(1)) - 0.3) | ns | ||
O4 | td(CSn-CLK) | 遅延時間、OSPI0_CSn[3:0] アクティブ エッジから OSPI0_CLK 立ち上がりエッジまで | ((0.475P(1)) - (0.975M(2)R(4))) | ((0.525P(1)) - (1.025M(2)R(4)) + 7) | ns | |
O5 | td(CLK-CSn) | 遅延時間、OSPI0_CLK 立ち上がりエッジから OSPI0_CSn[3:0] 非アクティブ エッジまで | ((0.475P(1)) + (0.975N(3)R(4)) - 7) | ((0.525P(1)) + (1.025N(3)R(4))) | ns | |
O6 | td(CLK-D) | 遅延時間、OSPI0_CLK アクティブ エッジから OSPI0_D[7:0] 遷移まで | 1.8V | -7.71 | -1.56 | ns |
3.3V | -7.71 | -1.56 | ns |