JAJSQZ4B March   2023  – September 2023 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 Device Comparison
    1. 4.1 Related Products
  6. 5 Terminal Configuration and Functions
    1. 5.1 Pin Diagrams
    2. 5.2 Pin Attributes
      1.      11
      2.      12
    3. 5.3 Signal Descriptions
      1.      14
      2. 5.3.1  CPSW3G
        1. 5.3.1.1 MAIN Domain
          1.        17
          2.        18
          3.        19
          4.        20
      3. 5.3.2  CPTS
        1. 5.3.2.1 MAIN Domain
          1.        23
      4. 5.3.3  CSI-2
        1. 5.3.3.1 MAIN Domain
          1.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 MAIN Domain
          1.        29
      6. 5.3.5  DSS
        1. 5.3.5.1 MAIN Domain
          1.        32
      7. 5.3.6  ECAP
        1. 5.3.6.1 MAIN Domain
          1.        35
          2.        36
          3.        37
      8. 5.3.7  Emulation and Debug
        1. 5.3.7.1 MAIN Domain
          1.        40
        2. 5.3.7.2 MCU Domain
          1.        42
      9. 5.3.8  EPWM
        1. 5.3.8.1 MAIN Domain
          1.        45
          2.        46
          3.        47
          4.        48
      10. 5.3.9  EQEP
        1. 5.3.9.1 MAIN Domain
          1.        51
          2.        52
          3.        53
      11. 5.3.10 GPIO
        1. 5.3.10.1 MAIN Domain
          1.        56
          2.        57
        2. 5.3.10.2 MCU Domain
          1.        59
      12. 5.3.11 GPMC
        1. 5.3.11.1 MAIN Domain
          1.        62
      13. 5.3.12 I2C
        1. 5.3.12.1 MAIN Domain
          1.        65
          2.        66
          3.        67
          4.        68
        2. 5.3.12.2 MCU Domain
          1.        70
        3. 5.3.12.3 WKUP Domain
          1.        72
      14. 5.3.13 MCAN
        1. 5.3.13.1 MAIN Domain
          1.        75
        2. 5.3.13.2 MCU Domain
          1.        77
          2.        78
      15. 5.3.14 MCASP
        1. 5.3.14.1 MAIN Domain
          1.        81
          2.        82
          3.        83
      16. 5.3.15 MCSPI
        1. 5.3.15.1 MAIN Domain
          1.        86
          2.        87
          3.        88
        2. 5.3.15.2 MCU Domain
          1.        90
          2.        91
      17. 5.3.16 MDIO
        1. 5.3.16.1 MAIN Domain
          1.        94
      18. 5.3.17 MMC
        1. 5.3.17.1 MAIN Domain
          1.        97
          2.        98
          3.        99
      19. 5.3.18 OSPI
        1. 5.3.18.1 MAIN Domain
          1.        102
      20. 5.3.19 Power Supply
        1.       104
      21. 5.3.20 Reserved
        1.       106
      22. 5.3.21 System and Miscellaneous
        1. 5.3.21.1 Boot Mode Configuration
          1. 5.3.21.1.1 MAIN Domain
            1.         110
        2. 5.3.21.2 Clock
          1. 5.3.21.2.1 MCU Domain
            1.         113
          2. 5.3.21.2.2 WKUP Domain
            1.         115
        3. 5.3.21.3 System
          1. 5.3.21.3.1 MAIN Domain
            1.         118
          2. 5.3.21.3.2 MCU Domain
            1.         120
          3. 5.3.21.3.3 WKUP Domain
            1.         122
        4. 5.3.21.4 VMON
          1.        124
      23. 5.3.22 TIMER
        1. 5.3.22.1 MAIN Domain
          1.        127
        2. 5.3.22.2 MCU Domain
          1.        129
        3. 5.3.22.3 WKUP Domain
          1.        131
      24. 5.3.23 UART
        1. 5.3.23.1 MAIN Domain
          1.        134
          2.        135
          3.        136
          4.        137
          5.        138
          6.        139
          7.        140
        2. 5.3.23.2 MCU Domain
          1.        142
        3. 5.3.23.3 WKUP Domain
          1.        144
      25. 5.3.24 USB
        1. 5.3.24.1 MAIN Domain
          1.        147
          2.        148
    4. 5.4 Pin Connectivity Requirements
  7. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  ESD Ratings for Devices which are not AEC - Q100 Qualified
    3. 6.3  ESD Ratings for AEC - Q100 Qualified Devices
    4. 6.4  Power-On Hours (POH)
    5. 6.5  Recommended Operating Conditions
    6. 6.6  Operating Performance Points
    7. 6.7  Power Consumption Summary
    8. 6.8  Electrical Characteristics
      1. 6.8.1 I2C Open-Drain, and Fail-Safe (I2C OD FS) Electrical Characteristics
      2. 6.8.2 Fail-Safe Reset (FS RESET) Electrical Characteristics
      3. 6.8.3 High-Frequency Oscillator (HFOSC) Electrical Characteristics
      4. 6.8.4 Low-Frequency Oscillator (LFXOSC) Electrical Characteristics
      5. 6.8.5 SDIO Electrical Characteristics
      6. 6.8.6 LVCMOS Electrical Characteristics
      7. 6.8.7 CSI-2 (D-PHY) Electrical Characteristics
      8. 6.8.8 USB2PHY Electrical Characteristics
      9. 6.8.9 DDR Electrical Characteristics
    9. 6.9  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 6.9.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 6.9.2 Hardware Requirements
      3. 6.9.3 Programming Sequence
      4. 6.9.4 Impact to Your Hardware Warranty
    10. 6.10 Thermal Resistance Characteristics
      1. 6.10.1 Thermal Resistance Characteristics for AMB Package
    11. 6.11 Timing and Switching Characteristics
      1. 6.11.1 Timing Parameters and Information
      2. 6.11.2 Power Supply Requirements
        1. 6.11.2.1 Power Supply Slew Rate Requirement
        2. 6.11.2.2 Power Supply Sequencing
          1. 6.11.2.2.1 Power-Up Sequencing
          2. 6.11.2.2.2 Power-Down Sequencing
          3. 6.11.2.2.3 Partial IO Power Sequencing
      3. 6.11.3 System Timing
        1. 6.11.3.1 Reset Timing
        2. 6.11.3.2 Error Signal Timing
        3. 6.11.3.3 Clock Timing
      4. 6.11.4 Clock Specifications
        1. 6.11.4.1 Input Clocks / Oscillators
          1. 6.11.4.1.1 MCU_OSC0 Internal Oscillator Clock Source
            1. 6.11.4.1.1.1 Load Capacitance
            2. 6.11.4.1.1.2 Shunt Capacitance
          2. 6.11.4.1.2 MCU_OSC0 LVCMOS Digital Clock Source
          3. 6.11.4.1.3 WKUP_LFOSC0 Internal Oscillator Clock Source
          4. 6.11.4.1.4 WKUP_LFOSC0 LVCMOS Digital Clock Source
          5. 6.11.4.1.5 WKUP_LFOSC0 Not Used
        2. 6.11.4.2 Output Clocks
        3. 6.11.4.3 PLLs
        4. 6.11.4.4 Recommended System Precautions for Clock and Control Signal Transitions
      5. 6.11.5 Peripherals
        1. 6.11.5.1  CPSW3G
          1. 6.11.5.1.1 CPSW3G MDIO Timing
          2. 6.11.5.1.2 CPSW3G RMII Timing
          3. 6.11.5.1.3 CPSW3G RGMII Timing
        2. 6.11.5.2  CPTS
        3. 6.11.5.3  CSI-2
        4. 6.11.5.4  DDRSS
        5. 6.11.5.5  DSS
        6. 6.11.5.6  ECAP
        7. 6.11.5.7  Emulation and Debug
          1. 6.11.5.7.1 Trace
          2. 6.11.5.7.2 JTAG
        8. 6.11.5.8  EPWM
        9. 6.11.5.9  EQEP
        10. 6.11.5.10 GPIO
        11. 6.11.5.11 GPMC
          1. 6.11.5.11.1 GPMC and NOR Flash — Synchronous Mode
          2. 6.11.5.11.2 GPMC and NOR Flash — Asynchronous Mode
          3. 6.11.5.11.3 GPMC and NAND Flash — Asynchronous Mode
        12. 6.11.5.12 I2C
        13. 6.11.5.13 MCAN
        14. 6.11.5.14 MCASP
        15. 6.11.5.15 MCSPI
          1. 6.11.5.15.1 MCSPI — Controller Mode
          2. 6.11.5.15.2 MCSPI — Peripheral Mode
        16. 6.11.5.16 MMCSD
          1. 6.11.5.16.1 MMC0 - eMMC/SD/SDIO Interface
            1. 6.11.5.16.1.1  Legacy SDR Mode
            2. 6.11.5.16.1.2  High Speed SDR Mode
            3. 6.11.5.16.1.3  HS200 Mode
            4. 6.11.5.16.1.4  Default Speed Mode
            5. 6.11.5.16.1.5  High Speed Mode
            6. 6.11.5.16.1.6  UHS–I SDR12 Mode
            7. 6.11.5.16.1.7  UHS–I SDR25 Mode
            8. 6.11.5.16.1.8  UHS–I SDR50 Mode
            9. 6.11.5.16.1.9  UHS–I DDR50 Mode
            10. 6.11.5.16.1.10 UHS–I SDR104 Mode
          2. 6.11.5.16.2 MMC1/MMC2 - SD/SDIO Interface
            1. 6.11.5.16.2.1 Default Speed Mode
            2. 6.11.5.16.2.2 High Speed Mode
            3. 6.11.5.16.2.3 UHS–I SDR12 Mode
            4. 6.11.5.16.2.4 UHS–I SDR25 Mode
            5. 6.11.5.16.2.5 UHS–I SDR50 Mode
            6. 6.11.5.16.2.6 UHS–I DDR50 Mode
            7. 6.11.5.16.2.7 UHS–I SDR104 Mode
        17. 6.11.5.17 OSPI
          1. 6.11.5.17.1 OSPI0 PHY Mode
            1. 6.11.5.17.1.1 OSPI0 With PHY Data Training
            2. 6.11.5.17.1.2 OSPI0 Without Data Training
              1. 6.11.5.17.1.2.1 OSPI0 PHY SDR Timing
              2. 6.11.5.17.1.2.2 OSPI0 PHY DDR Timing
          2. 6.11.5.17.2 OSPI0 Tap Mode
            1. 6.11.5.17.2.1 OSPI0 Tap SDR Timing
            2. 6.11.5.17.2.2 OSPI0 Tap DDR Timing
        18. 6.11.5.18 Timers
        19. 6.11.5.19 UART
        20. 6.11.5.20 USB
  8. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Processor Subsystems
      1. 7.2.1 Arm Cortex-A53 Subsystem
      2. 7.2.2 Device/Power Manager
      3. 7.2.3 MCU Arm Cortex-R5F Subsystem
    3. 7.3 Accelerators and Coprocessors
      1. 7.3.1 C7xV-256 Deep Learning Accelerator
      2. 7.3.2 Vision Pre-processing Accelerator
      3. 7.3.3 JPEG Encoder
      4. 7.3.4 Video Accelerator
    4. 7.4 Other Subsystems
      1. 7.4.1 Dual Clock Comparator (DCC)
      2. 7.4.2 Data Movement Subsystem (DMSS)
      3. 7.4.3 Memory Cyclic Redundancy Check (MCRC)
      4. 7.4.4 Peripheral DMA Controller (PDMA)
      5. 7.4.5 Real-Time Clock (RTC)
    5. 7.5 Peripherals
      1. 7.5.1  Gigabit Ethernet Switch (CPSW3G)
      2. 7.5.2  Camera Serial Interface Receiver (CSI_RX_IF)
      3. 7.5.3  Display Subsystem (DSS)
      4. 7.5.4  Enhanced Capture (ECAP)
      5. 7.5.5  Error Location Module (ELM)
      6. 7.5.6  Enhanced Pulse Width Modulation (EPWM)
      7. 7.5.7  Error Signaling Module (ESM)
      8. 7.5.8  Enhanced Quadrature Encoder Pulse (EQEP)
      9. 7.5.9  General-Purpose Interface (GPIO)
      10. 7.5.10 General-Purpose Memory Controller (GPMC)
      11. 7.5.11 Global Timebase Counter (GTC)
      12. 7.5.12 Inter-Integrated Circuit (I2C)
      13. 7.5.13 Modular Controller Area Network (MCAN)
      14. 7.5.14 Multichannel Audio Serial Port (MCASP)
      15. 7.5.15 Multichannel Serial Peripheral Interface (MCSPI)
      16. 7.5.16 Multi-Media Card Secure Digital (MMCSD)
      17. 7.5.17 Octal Serial Peripheral Interface (OSPI)
      18. 7.5.18 Timers
      19. 7.5.19 Universal Asynchronous Receiver/Transmitter (UART)
      20. 7.5.20 Universal Serial Bus Subsystem (USBSS)
  9. 8 Applications, Implementation, and Layout
    1. 8.1 Device Connection and Layout Fundamentals
      1. 8.1.1 Power Supply
        1. 8.1.1.1 Power Supply Designs
        2. 8.1.1.2 Power Distribution Network Implementation Guidance
      2. 8.1.2 External Oscillator
      3. 8.1.3 JTAG, EMU, and TRACE
      4. 8.1.4 Unused Pins
    2. 8.2 Peripheral- and Interface-Specific Design Information
      1. 8.2.1 DDR Board Design and Layout Guidelines
      2. 8.2.2 OSPI/QSPI/SPI Board Design and Layout Guidelines
        1. 8.2.2.1 No Loopback, Internal PHY Loopback, and Internal Pad Loopback
        2. 8.2.2.2 External Board Loopback
        3. 8.2.2.3 DQS (only available in Octal SPI devices)
      3. 8.2.3 USB VBUS Design Guidelines
      4. 8.2.4 System Power Supply Monitor Design Guidelines
      5. 8.2.5 High Speed Differential Signal Routing Guidance
      6. 8.2.6 Thermal Solution Guidance
    3. 8.3 Clock Routing Guidelines
      1. 8.3.1 Oscillator Routing
  10. 9 Device and Documentation Support
    1. 9.1 Device Nomenclature
      1. 9.1.1 Standard Package Symbolization
      2. 9.1.2 Device Naming Convention
    2. 9.2 Tools and Software
    3. 9.3 Documentation Support
    4. 9.4 サポート・リソース
    5. 9.5 Trademarks
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10Revision History
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • AMB|484
サーマルパッド・メカニカル・データ
発注情報

1 特長

プロセッサ・コア：

  • 最大 1.4GHz、クワッド 64 ビットまでの Arm®Cortex®-A53 マイクロプロセッサ・サブシステム
    • SECDED ECC 付き 512KB L2 共有キャッシュ搭載、クワッド・コア Cortex-A53 クラスタ
    • 各 A53 コアには、SECDED ECC を備えた 32KB L1 D キャッシュおよびパリティ保護を備えた 32KB L1 I キャッシュを搭載
  • MCU チャネルの一部として統合され、最大 800MHz で動作するシングル・コア Arm®Cortex®-R5F、FFI 付き
    • 32KB の I キャッシュと 32KB の L1 D キャッシュ、64KB TCM (全メモリに SECDED ECC 付き)
    • 512KB の SRAM (SECDED ECC 付き)
  • デバイス管理をサポートするために集積化された、最大 800MHz、シングル・コア Arm®Cortex®-R5F
    • 32KB の I キャッシュ、32KB の L1 D キャッシュ、および 64KB TCM (全メモリに SECDED ECC 付き)
  • シングルコア C7x をベースとするディープ・ラーニング・アクセラレータ
    • C7x 浮動小数点、1.0GHz、最大 40GFLOPS、256 ビット・ベクタ DSP
    • マトリクス乗算アクセラレータ (MMA)、1.0GHz で最大 2 演算/秒 (TOPS) (8b)
    • SECDED ECC を備えた 32KB L1 D キャッシュ、およびパリティ保護を備えた 64KB L1 I キャッシュを搭載
    • 1.25MB の L2 SRAM (SECDED ECC 付き)
  • 画像信号プロセッサ (ISP) と複数のビジョン支援アクセラレータによるビジョン処理アクセラレータ (VPAC)：
    • 315Mピクセル/秒 ISP、最大 5MP @ 60フレーム/秒
    • 12 ビット RGB-IR をサポート
    • 最大 16 ビットの入力 RAW 形式をサポート
    • 最大 4096 のラインをサポート
    • ワイド・ダイナミック・レンジ (WDR)、レンズ歪み補正 (LDC)、ビジョン・イメージング・サブシステム (VISS)、マルチスカラ (MSC) のサポート
      • 出力カラー形式：8 ビット、12 ビット、YUV 4:2:2、YUV 4:2:0、RGB、HSV/HSL

マルチメディア：

  • ディスプレイ・サブシステム
    • シングル・ディスプレイのサポート
    • 最大 2048 × 1080 @ 60フレーム/秒
    • 独立した PLL で最大 165MHz のピクセル・クロックをサポート
    • DPI 24 ビット RGB パラレル・インターフェイス
    • 凍結フレーム検出や MISR データ・チェックなどの安全機能をサポート
  • 1 つの CSI-2 (カメラ・シリアル・インターフェイス) レシーバ、4 レーン D-PHY 付き
    • MIPI® CSI-2 v1.3 準拠 + MIPI D-PHY 1.2
    • 最大 1.5Gbps の 1、2、3、4 データ・レーン・モードをサポート
    • CRC チェック + RAM 上の ECC による ECC 検証 / 訂正
    • 仮想チャネルのサポート (最大 16)
    • DMA 経由で DDR にストリーム・データを直接書き込む機能
  • ビデオ・エンコーダ / デコーダ
    • レベル 5.1 上位層の HEVC (H.265) Main プロファイルをサポート
    • H.264 ベースライン / メイン / ハイ・プロファイルをレベル 5.2 でサポート
    • 最大 4K の UHD 解像度をサポート
      (3840 × 2160)
      • 240Mピクセル/秒、
        120Mピクセル/秒、または 60Mピクセル/秒をサポートするクロック・オプション
  • 最大 4K UHD (3840 × 2160) の解像度で
    416Mピクセル/秒のモーション JPEG エンコード

メモリ・サブシステム：

  • 最大 2.29MB のオンチップ RAM
    • SECDED ECC 付きの 64KB のオンチップ RAM (OCRAM) は、最大 2 つの独立したメモリ・バンクについて、32KB 単位でより小さなバンクに分割可能
    • SMS サブシステムに SECDED ECC を搭載した 256KB のオンチップ RAM
    • テキサス・インスツルメンツのセキュリティ・ファームウェア用の SMS サブシステムに SECDED ECC を搭載した 176KB のオンチップ RAM
    • Cortex-R5F MCU サブシステムに SECDED ECC を搭載した 512KB のオンチップ RAM
    • デバイス / パワー・マネージャ・サブシステムに SECDED ECC を搭載した 64KB のオンチップ RAM
    • C7x ディープ・ラーニング・アクセラレータに SECDED ECC を搭載した 1.25MB の L2 SRAM
  • DDR サブシステム (DDRSS)
    • LPDDR4 をサポート
    • インライン ECC 付きの 32 ビット・データ・バス
    • 最高 3733MT/秒までの速度をサポート
    • 8GBytes の最大アドレス可能範囲

 

機能安全：

  • 機能安全規格準拠を対象とする [産業用]
    • 機能安全アプリケーション向けに開発
    • IEC 61508 機能安全システム設計を支援するドキュメントを準備中
    • SIL 3 までの決定論的対応能力を対象とする
    • SIL 2 までのハードウェア安全性を対象とする
    • 安全関連認証
      • TÜV SÜD による IEC 61508 認定を計画中
  • 機能安全規格準拠を対象とする [車載用]
    • 機能安全アプリケーション向けに開発
    • ISO 26262 機能安全システム設計を支援するドキュメントを準備中
    • ASIL D までの決定論的対応能力を対象とする
    • ASIL B までのハードウェア安全性を対象とする
    • 安全関連認証
      • TÜV SÜD による ISO 26262 認定を計画中
  • AEC - Q100 認定済み [車載用]

セキュリティ：

  • セキュア・ブート対応
    • ハードウェアで強化された RoT (Root-of-Trust：信頼の基点)
    • バックアップ・キーによる RoT の切り替えをサポート
    • テイクオーバー保護、IP 保護、ロールバック禁止保護のサポート
  • 信頼できる実行環境 (TEE) に対応
    • Arm TrustZone® をベースとする TEE
    • 絶縁のための広範なファイアウォール・サポート
    • セキュアなウォッチドッグ / タイマ / IPC
    • セキュアなストレージのサポート
    • リプレイ保護メモリ・ブロック (RPMB) のサポート
  • ユーザー・プログラマブルな HSM コアと専用セキュリティ DMA および IPC サブシステムの搭載により絶縁処理を実現した専用セキュリティ・コントローラ
  • 暗号化アクセラレーションに対応
    • 受信データ・ストリームに基づいてキーマテリアルを自動的に切り替えできるセッション認識暗号化エンジン
      • 暗号化コアをサポート
    • AES - 128/192/256 ビットのキー・サイズ
    • SHA2 - 224/256/384/512 ビットのキー・サイズ
    • DRBG と真性乱数発生器
    • セキュア・ブート対応のため PKA (公開鍵アクセラレータ) により RSA/ECC 処理を支援
  • デバッグのセキュリティ
    • ソフトウェア制御によるセキュアなデバッグ・アクセス
    • セキュリティ対応のデバッグ

高速インターフェイス：

  • 次の機能をサポートするイーサネット・スイッチを内蔵 (合計 2 つの外部ポート)
    • RMII (10/100) または RGMII (10/100/1000)
    • IEEE1588 (Annex D、Annex E、Annex F と 802.1AS PTP)
    • Clause 45 MDIO PHY 管理
    • ALE エンジン (512 の分類子) に基づくパケット分類器
    • プライオリティ・ベースのフロー制御
    • タイム・センシティブ・ネットワーキング (TSN) のサポート
    • 4 個の CPU ハードウェア割り込みペーシング
    • ハードウェアの IP/UDP/TCP チェックサム・オフロード
  • 2 つの USB2.0 ポート
    • USB ホスト、USB ペリフェラル、USB デュアルロール・デバイス (DRD モード) として構成可能なポート
    • USB VBUS 検出機能を内蔵

一般的な接続機能：

  • 9 個のユニバーサル非同期レシーバ・トランスミッタ (UART)
  • 5 個のシリアル・ペリフェラル・インターフェイス (SPI) コントローラ
  • 6 個の内部集積回路 (I2C) ポート
  • 3 個のマルチチャネル・オーディオ・シリアル・ポート (McASP)
    • 最高 50MHz の送信および受信クロック
    • TX と RX の各クロックが独立した 3 個の McASP で最大 16/10/6 本のシリアル・データ・ピン
    • 時分割多重化 (TDM)、IC 間サウンド (I2S)、および類似のフォーマットをサポート
    • デジタル・オーディオ・インターフェイス伝送 (SPDIF、IEC60958-1、AES-3 フォーマット) をサポート
    • 送受信用 FIFO バッファ (256 バイト)
    • オーディオ・リファレンス出力クロックのサポート
  • 3 つの拡張 PWM モジュール (ePWM)
  • 3 つの拡張直交エンコーダ・パルス・モジュール (eQEP)
  • 3 つの拡張キャプチャ・モジュール (eCAP)
  • 汎用 I/O (GPIO) では、すべての LVCMOS I/O を GPIO として構成可能
  • 3 個のコントローラ・エリア・ネットワーク (CAN) モジュール、CAN-FD をサポート
    • CAN プロトコル 2.0A、B、ISO 11898-1 に準拠
    • 完全な CAN FD のサポート (最大 64 データ・バイト)
    • メッセージ RAM のパリティ / ECC チェック
    • 最大速度：8Mbps

 

メディアおよびデータ・ストレージ：

  • 3 つのマルチメディア・カード / セキュア・デジタル® (MMC/SD®/SDIO) インターフェイス
    • 1 個の 8 ビット eMMC インターフェイス、最大速度 HS200
    • 2 個の 4 ビット SD/SDIO インターフェイス、最大 UHS-I
    • eMMC 5.1、SD 3.0、SDIO バージョン 3.0 に準拠
  • 最大 133MHz の 1 つの汎用メモリ・コントローラ (GPMC)
    • 柔軟な 8 および 16 ビットの非同期メモリ・インターフェイスと、最大 4 つのチップ (22 ビット・アドレス) セレクト (NAND、NOR、Muxed-NOR、SRAM)
    • BCH コードを使用して 4、8、または 16 ビット ECC をサポート
    • ハミング・コードを使用して 1 ビット ECC をサポート
    • エラー特定モジュール (ELM)
      • GPMC と組み合わせて使用して、BCH アルゴリズムにより生成されたシンドローム多項式からデータ・エラーのアドレスを特定
      • BCH アルゴリズムに基づいて、512 バイトのブロックごとに 4、8、16 ビットのエラーを特定可能
  • DDR/SDR をサポートする OSPI/QSPI
    • シリアル NAND およびシリアル NOR フラッシュ・デバイスをサポート
    • 4GByte のメモリ・アドレスをサポート
    • オプションのオンザフライ暗号化を備えた XIP モード

パワー・マネージメント：

  • デバイス / パワー・マネージャでサポートされている低消費電力モード
    • CAN/GPIO/UART ウェイクアップに対する部分的 IO サポート
    • ディープスリープ：I/O + DDR (RAM へのサスペンド)
    • ディープスリープ
    • MCU のみ
    • スタンバイ
    • Cortex-A53 用のダイナミック周波数スケーリング

ブート・オプション：

  • UART
  • I2C EEPROM
  • OSPI/QSPI フラッシュ
  • GPMC NOR/NAND フラッシュ
  • シリアル NAND フラッシュ
  • SD カード
  • eMMC
  • マス・ストレージ・デバイスからの USB (ホスト) ブート
  • 外部ホストからの USB (デバイス) ブート (DFU モード)
  • イーサネット

テクノロジ / パッケージ：

  • 16nm FinFET テクノロジ
  • 18mm × 18mm、0.8mm ピッチ、484 ピンの FCBGA (AMB)