JAJSSK1A December   2023  – December 2024 AM62P , AM62P-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      11
      2.      12
    3. 5.3 信号の説明
      1.      14
      2. 5.3.1  CPSW3G
        1. 5.3.1.1 メイン ドメイン
          1.        17
          2.        18
          3.        19
          4.        20
      3. 5.3.2  CPTS
        1. 5.3.2.1 メイン ドメイン
          1.        23
      4. 5.3.3  CSI-2
        1. 5.3.3.1 メイン ドメイン
          1.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 メイン ドメイン
          1.        29
      6. 5.3.5  DSI
        1. 5.3.5.1 メイン ドメイン
          1.        32
      7. 5.3.6  DSS
        1. 5.3.6.1 メイン ドメイン
          1.        35
      8. 5.3.7  ECAP
        1. 5.3.7.1 メイン ドメイン
          1.        38
          2.        39
          3.        40
      9. 5.3.8  エミュレーションおよびデバッグ
        1. 5.3.8.1 メイン ドメイン
          1.        43
        2. 5.3.8.2 MCU ドメイン
          1.        45
      10. 5.3.9  EPWM
        1. 5.3.9.1 メイン ドメイン
          1.        48
          2.        49
          3.        50
          4.        51
      11. 5.3.10 EQEP
        1. 5.3.10.1 メイン ドメイン
          1.        54
          2.        55
          3.        56
      12. 5.3.11 GPIO
        1. 5.3.11.1 メイン ドメイン
          1.        59
          2.        60
        2. 5.3.11.2 MCU ドメイン
          1.        62
      13. 5.3.12 GPMC
        1. 5.3.12.1 メイン ドメイン
          1.        65
      14. 5.3.13 I2C
        1. 5.3.13.1 メイン ドメイン
          1.        68
          2.        69
          3.        70
          4.        71
        2. 5.3.13.2 MCU ドメイン
          1.        73
        3. 5.3.13.3 WKUP ドメイン
          1.        75
      15. 5.3.14 MCAN
        1. 5.3.14.1 メイン ドメイン
          1.        78
          2.        79
        2. 5.3.14.2 MCU ドメイン
          1.        81
          2.        82
      16. 5.3.15 MCASP
        1. 5.3.15.1 メイン ドメイン
          1.        85
          2.        86
          3.        87
      17. 5.3.16 MCSPI
        1. 5.3.16.1 メイン ドメイン
          1.        90
          2.        91
          3.        92
        2. 5.3.16.2 MCU ドメイン
          1.        94
          2.        95
      18. 5.3.17 MDIO
        1. 5.3.17.1 メイン ドメイン
          1.        98
      19. 5.3.18 MMC
        1. 5.3.18.1 メイン ドメイン
          1.        101
          2.        102
          3.        103
      20. 5.3.19 OLDI
        1. 5.3.19.1 メイン ドメイン
          1.        106
      21. 5.3.20 OSPI
        1. 5.3.20.1 メイン ドメイン
          1.        109
      22. 5.3.21 電源
        1.       111
      23. 5.3.22 予約済み
        1.       113
      24. 5.3.23 システム、その他
        1. 5.3.23.1 ブート モードの構成
          1. 5.3.23.1.1 メイン ドメイン
            1.         117
        2. 5.3.23.2 クロック
          1. 5.3.23.2.1 MCU ドメイン
            1.         120
          2. 5.3.23.2.2 WKUP ドメイン
            1.         122
        3. 5.3.23.3 システム
          1. 5.3.23.3.1 メイン ドメイン
            1.         125
          2. 5.3.23.3.2 MCU ドメイン
            1.         127
          3. 5.3.23.3.3 WKUP ドメイン
            1.         129
        4. 5.3.23.4 VMON
          1.        131
      25. 5.3.24 TIMER
        1. 5.3.24.1 メイン ドメイン
          1.        134
        2. 5.3.24.2 MCU ドメイン
          1.        136
        3. 5.3.24.3 WKUP ドメイン
          1.        138
      26. 5.3.25 UART
        1. 5.3.25.1 メイン ドメイン
          1.        141
          2.        142
          3.        143
          4.        144
          5.        145
          6.        146
          7.        147
        2. 5.3.25.2 MCU ドメイン
          1.        149
        3. 5.3.25.3 WKUP ドメイン
          1.        151
      27. 5.3.26 USB
        1. 5.3.26.1 メイン ドメイン
          1.        154
          2.        155
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  AEC-Q100 未認定デバイスの ESD 定格
    3. 6.3  AEC-Q100 認定デバイスの ESD レーティング
    4. 6.4  電源投入時間 (POH)
    5. 6.5  推奨動作条件
    6. 6.6  動作性能ポイント
    7. 6.7  消費電力の概略
    8. 6.8  電気的特性
      1. 6.8.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.8.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.8.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.8.4  低周波数発振器 (LFXOSC) の電気的特性
      5. 6.8.5  eMMCPHY の電気的特性
      6. 6.8.6  SDIO の電気的特性
      7. 6.8.7  LVCMOS の電気的特性
      8. 6.8.8  OLDI LVDS (OLDI) の電気的特性
      9. 6.8.9  CSI-2 (D-PHY) の電気的特性
      10. 6.8.10 DSI (D-PHY) の電気的特性
      11. 6.8.11 USB2PHY の電気的特性
      12. 6.8.12 DDR の電気的特性
    9. 6.9  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.9.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.9.2 ハードウェア要件
      3. 6.9.3 プログラミング シーケンス
      4. 6.9.4 ハードウェア保証への影響
    10. 6.10 熱抵抗特性
      1. 6.10.1 AMH パッケージの熱抵抗特性
    11. 6.11 温度センサの特性
    12. 6.12 タイミングおよびスイッチング特性
      1. 6.12.1 タイミング パラメータおよび情報
      2. 6.12.2 電源要件
        1. 6.12.2.1 電源スルーレートの要件
        2. 6.12.2.2 電源シーケンス
          1. 6.12.2.2.1 パワーアップ シーケンシング
          2. 6.12.2.2.2 パワーダウン シーケンス
          3. 6.12.2.2.3 部分 IO 電源シーケンス
      3. 6.12.3 システムのタイミング
        1. 6.12.3.1 リセット タイミング
        2. 6.12.3.2 エラー信号タイミング
        3. 6.12.3.3 クロックのタイミング
      4. 6.12.4 クロック仕様
        1. 6.12.4.1 入力クロック / 発振器
          1. 6.12.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 6.12.4.1.1.1 負荷容量
            2. 6.12.4.1.1.2 シャント容量
          2. 6.12.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
          3. 6.12.4.1.3 WKUP_LFOSC0 内部発振器クロック ソース
          4. 6.12.4.1.4 WKUP_LFOSC0 LVCMOS デジタル クロック ソース
          5. 6.12.4.1.5 WKUP_LFOSC0 を使用しない場合
        2. 6.12.4.2 出力クロック
        3. 6.12.4.3 PLL
        4. 6.12.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.12.5 ペリフェラル
        1. 6.12.5.1  CPSW3G
          1. 6.12.5.1.1 CPSW3G MDIO のタイミング
          2. 6.12.5.1.2 CPSW3G RMII のタイミング
          3. 6.12.5.1.3 CPSW3G RGMII のタイミング
        2. 6.12.5.2  CPTS
        3. 6.12.5.3  CSI-2
        4. 6.12.5.4  DDRSS
        5. 6.12.5.5  DSI
        6. 6.12.5.6  DSS
        7. 6.12.5.7  ECAP
        8. 6.12.5.8  エミュレーションおよびデバッグ
          1. 6.12.5.8.1 トレース
          2. 6.12.5.8.2 JTAG
        9. 6.12.5.9  EPWM
        10. 6.12.5.10 EQEP
        11. 6.12.5.11 GPIO
        12. 6.12.5.12 GPMC
          1. 6.12.5.12.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.12.5.12.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.12.5.12.3 GPMC および NAND フラッシュ — 非同期モード
        13. 6.12.5.13 I2C
        14. 6.12.5.14 MCAN
        15. 6.12.5.15 MCASP
        16. 6.12.5.16 MCSPI
          1. 6.12.5.16.1 MCSPI — コントローラ モード
          2. 6.12.5.16.2 MCSPI — ペリフェラル モード
        17. 6.12.5.17 MMCSD
          1. 6.12.5.17.1 MMC0 - eMMC インターフェイス
            1. 6.12.5.17.1.1 レガシー SDR モード
            2. 6.12.5.17.1.2 高速 SDR モード
            3. 6.12.5.17.1.3 高速 DDR モード
            4. 6.12.5.17.1.4 HS200 モード
            5. 6.12.5.17.1.5 HS400 モード
          2. 6.12.5.17.2 MMC1/MMC2 - SD/SDIO インターフェイス
            1. 6.12.5.17.2.1 デフォルト速度モード
            2. 6.12.5.17.2.2 高速モード
            3. 6.12.5.17.2.3 UHS–I SDR12 モード
            4. 6.12.5.17.2.4 UHS–I SDR25 モード
            5. 6.12.5.17.2.5 UHS–I SDR50 モード
            6. 6.12.5.17.2.6 UHS–I DDR50 モード
            7. 6.12.5.17.2.7 UHS–I SDR104 モード
        18. 6.12.5.18 OLDI
          1. 6.12.5.18.1 OLDI0 のスイッチング特性
        19. 6.12.5.19 OSPI
          1. 6.12.5.19.1 OSPI0 PHY モード
            1. 6.12.5.19.1.1 PHY データ トレーニング付き OSPI0
            2. 6.12.5.19.1.2 データ トレーニングなし OSPI0
              1. 6.12.5.19.1.2.1 OSPI0 PHY SDR のタイミング
              2. 6.12.5.19.1.2.2 OSPI0 PHY DDR のタイミング
          2. 6.12.5.19.2 OSPI0 タップ モード
            1. 6.12.5.19.2.1 OSPI0 タップ SDR のタイミング
            2. 6.12.5.19.2.2 OSPI0 タップ DDR のタイミング
        20. 6.12.5.20 タイマ
        21. 6.12.5.21 UART
        22. 6.12.5.22 USB
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-A53 サブシステム
      2. 7.2.2 デバイス / パワー マネージャ
      3. 7.2.3 MCU Arm Cortex-R5F サブシステム
    3. 7.3 アクセラレータとコプロセッサ
      1. 7.3.1 グラフィックス処理ユニット (GPU)
      2. 7.3.2 ビデオ アクセラレータ
    4. 7.4 その他のサブシステム
      1. 7.4.1 デュアル クロック コンパレータ (DCC)
      2. 7.4.2 データ移動サブシステム (DMSS：Data Movement Subsystem)
      3. 7.4.3 メモリの巡回冗長性検査(MCRC)
      4. 7.4.4 ペリフェラル DMA コントローラ (PDMA)
      5. 7.4.5 リアルタイム クロック (RTC)
    5. 7.5 ペリフェラル
      1. 7.5.1  ギガビット イーサネット スイッチ (CPSW3G)
      2. 7.5.2  カメラ シリアル インターフェイス レシーバ (CSI_RX_IF)
      3. 7.5.3  ディスプレイ サブシステム (DSS)
      4. 7.5.4  拡張キャプチャ (ECAP)
      5. 7.5.5  エラー特定モジュール (ELM)
      6. 7.5.6  拡張パルス幅変調 (EPWM)
      7. 7.5.7  エラー通知モジュール(ESM)
      8. 7.5.8  拡張直交エンコーダ パルス (eQEP)
      9. 7.5.9  汎用インターフェイス (GPIO)
      10. 7.5.10 汎用メモリ コントローラ (GPMC)
      11. 7.5.11 グローバル時間ベース カウンタ (GTC)
      12. 7.5.12 I2C (Inter-Integrated Circuit)
      13. 7.5.13 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      14. 7.5.14 マルチチャネル オーディオ シリアル ポート (MCASP)
      15. 7.5.15 マルチチャネル シリアル ペリフェラル インターフェイス (MCSPI)
      16. 7.5.16 マルチメディア カード セキュア デジタル (MMCSD)
      17. 7.5.17 オクタル シリアル ペリフェラル インターフェイス (OSPI)
      18. 7.5.18 タイマ
      19. 7.5.19 UART (ユニバーサル非同期レシーバ / トランスミッタ)
      20. 7.5.20 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 DDR 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 システム電源監視設計ガイドライン
      5. 8.2.5 高速差動信号のルーティング ガイド
      6. 8.2.6 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • AMH|466
サーマルパッド・メカニカル・データ
発注情報
6.12.5.19.1.2.1 OSPI0 PHY SDR のタイミング

表 6-110 に、OSPI0 PHY SDR モードに必要な DLL 遅延を定義します。表 6-116、図 6-92、図 6-93、表 6-117、図 6-94 に、OSPI0 PHY SDR モードのタイミング要件とスイッチング特性を示します。

表 6-110 OSPI0 の DLL 遅延マッピング – PHY SDR タイミング モード
モード OSPI_PHY_CONFIGURATION_REG ビット フィールド 遅延値
送信
すべてのモード PHY_CONFIG_TX_DLL_DELAY_FLD 0x0
受信
すべてのモード PHY_CONFIG_RX_DLL_DELAY_FLD 0x0
表 6-111 OSPI0 のタイミング要件 – PHY SDR モード 図 6-92 および 図 6-93 を参照
番号 モード 最小値 最大値 単位
O19 tsu(D-CLK) セットアップ時間、OSPI0_D[7:0] 有効から OSPI0_CLK のエッジまで 1.8V、PHY ループバック内蔵 SDR 4.8 ns
3.3V、PHY ループバック内蔵 SDR 5.19 ns
O20 th(CLK-D) ホールド時間、OSPI0_CLK のアクティブ エッジ後に OSPI0_D[7:0] を有効に保持すべき時間 1.8V、PHY ループバック内蔵 SDR -0.5 ns
3.3V、PHY ループバック内蔵 SDR -0.5 ns
O21 tsu(D-LBCLK) セットアップ時間、OSPI0_D[7:0] 有効から OSPI0_DQS のエッジまで 1.8V、外部ボード ループバック付き SDR 0.6 ns
3.3V、外部ボード ループバック付き SDR 0.9 ns
O22 th(LBCLK-D) ホールド時間、OSPI0_DQS のアクティブ エッジ後に OSPI0_D[7:0] を有効に保持すべき時間 1.8V、外部ボード ループバック付き SDR 1.7 ns
3.3V、外部ボード ループバック付き SDR 2.0 ns
AM62P AM62P-Q1 OSPI0 のタイミング要件 – PHY ループバック内蔵 PHY SDR図 6-92 OSPI0 のタイミング要件 – PHY ループバック内蔵 PHY SDR
AM62P AM62P-Q1 OSPI0 のタイミング要件 – 外部ボード ループバック付き PHY SDR図 6-93 OSPI0 のタイミング要件 – 外部ボード ループバック付き PHY SDR
表 6-112 OSPI0 のスイッチング特性 – PHY SDR モード 図 6-94 参照
番号 パラメータ モード 最小値 最大値 単位
O7 tc(CLK) サイクル時間、OSPI0_CLK 1.8 V 7 ns
3.3 V 6.03 ns
O8 tw(CLKL) パルス幅、OSPI0_CLK low ((0.475P(1)) - 0.3) ns
O9 tw(CLKH) パルス幅、OSPI0_CLK high ((0.475P(1)) - 0.3) ns
O10 td(CSn-CLK) 遅延時間、OSPI0_CSn[3:0] アクティブ エッジから OSPI0_CLK 立ち上がりエッジまで ((0.475P(1)) + (0.975M(2)R(4)) + (0.04TD(5)) - 1) ((0.525P(1)) + (1.025M(2)R(4)) + (0.11TD(5)) + 1) ns
O11 td(CLK-CSn) 遅延時間、OSPI0_CLK 立ち上がりエッジから OSPI0_CSn[3:0] 非アクティブ エッジまで ((0.475P(1)) + (0.975N(3)R(4)) - (0.11TD(5)) - 1) ((0.525P(1)) + (1.025N(3)R(4)) - (0.04TD(5)) + 1) ns
O12 td(CLK-D) 遅延時間、OSPI0_CLK アクティブ エッジから OSPI0_D[7:0] 遷移まで 1.8 V -1.16 1.25 ns
3.3 V -1.33 1.51 ns
(1) P = SCLK サイクル時間 (ns 単位) = OSPI0_CLK サイクル時間 (ns 単位)
(2) M = OSPI_DEV_DELAY_REG[D_INIT_FLD]
(3) N = OSPI_DEV_DELAY_REG[D_AFTER_FLD]
(4) R = リファレンス クロック サイクル時間 (ns 単位)
(5) TD = PHY_CONFIG_TX_DLL_DELAY_FLD
AM62P AM62P-Q1 OSPI0 のスイッチング特性 – PHY SDR モード図 6-94 OSPI0 のスイッチング特性 – PHY SDR モード