JAJSSK1 データシート

JAJSSK1A December 2023 – December 2024 AM62P , AM62P-Q1

ADVANCE INFORMATION

1
1 特長
2 アプリケーション
3 概要
1. 3.1 機能ブロック図
4 デバイスの比較
1. 4.1 関連製品
5 端子構成および機能
1. 5.1 ピン配置図
2. 5.2 ピン属性
  1. 11
  2. 12
3. 5.3 信号の説明
  1. 14
  2. 5.3.1 CPSW3G
    1. 5.3.1.1 メインドメイン
      1. 17
      2. 18
      3. 19
      4. 20
  3. 5.3.2 CPTS
    1. 5.3.2.1 メインドメイン
      1. 23
  4. 5.3.3 CSI-2
    1. 5.3.3.1 メインドメイン
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 メインドメイン
      1. 29
  6. 5.3.5 DSI
    1. 5.3.5.1 メインドメイン
      1. 32
  7. 5.3.6 DSS
    1. 5.3.6.1 メインドメイン
      1. 35
  8. 5.3.7 ECAP
    1. 5.3.7.1 メインドメイン
      1. 38
      2. 39
      3. 40
  9. 5.3.8 エミュレーションおよびデバッグ
    1. 5.3.8.1 メインドメイン
      1. 43
    2. 5.3.8.2 MCU ドメイン
      1. 45
  10. 5.3.9 EPWM
    1. 5.3.9.1 メインドメイン
      1. 48
      2. 49
      3. 50
      4. 51
  11. 5.3.10 EQEP
    1. 5.3.10.1 メインドメイン
      1. 54
      2. 55
      3. 56
  12. 5.3.11 GPIO
    1. 5.3.11.1 メインドメイン
      1. 59
      2. 60
    2. 5.3.11.2 MCU ドメイン
      1. 62
  13. 5.3.12 GPMC
    1. 5.3.12.1 メインドメイン
      1. 65
  14. 5.3.13 I2C
    1. 5.3.13.1 メインドメイン
      1. 68
      2. 69
      3. 70
      4. 71
    2. 5.3.13.2 MCU ドメイン
      1. 73
    3. 5.3.13.3 WKUP ドメイン
      1. 75
  15. 5.3.14 MCAN
    1. 5.3.14.1 メインドメイン
      1. 78
      2. 79
    2. 5.3.14.2 MCU ドメイン
      1. 81
      2. 82
  16. 5.3.15 MCASP
    1. 5.3.15.1 メインドメイン
      1. 85
      2. 86
      3. 87
  17. 5.3.16 MCSPI
    1. 5.3.16.1 メインドメイン
      1. 90
      2. 91
      3. 92
    2. 5.3.16.2 MCU ドメイン
      1. 94
      2. 95
  18. 5.3.17 MDIO
    1. 5.3.17.1 メインドメイン
      1. 98
  19. 5.3.18 MMC
    1. 5.3.18.1 メインドメイン
      1. 101
      2. 102
      3. 103
  20. 5.3.19 OLDI
    1. 5.3.19.1 メインドメイン
      1. 106
  21. 5.3.20 OSPI
    1. 5.3.20.1 メインドメイン
      1. 109
  22. 5.3.21 電源
    1. 111
  23. 5.3.22 予約済み
    1. 113
  24. 5.3.23 システム、その他
    1. 5.3.23.1 ブートモードの構成
      1. 5.3.23.1.1 メインドメイン
        
        117
    2. 5.3.23.2 クロック
      1. 5.3.23.2.1 MCU ドメイン
        
        120
      2. 5.3.23.2.2 WKUP ドメイン
        
        122
    3. 5.3.23.3 システム
      1. 5.3.23.3.1 メインドメイン
        
        125
      2. 5.3.23.3.2 MCU ドメイン
        
        127
      3. 5.3.23.3.3 WKUP ドメイン
        
        129
    4. 5.3.23.4 VMON
      1. 131
  25. 5.3.24 TIMER
    1. 5.3.24.1 メインドメイン
      1. 134
    2. 5.3.24.2 MCU ドメイン
      1. 136
    3. 5.3.24.3 WKUP ドメイン
      1. 138
  26. 5.3.25 UART
    1. 5.3.25.1 メインドメイン
      1. 141
      2. 142
      3. 143
      4. 144
      5. 145
      6. 146
      7. 147
    2. 5.3.25.2 MCU ドメイン
      1. 149
    3. 5.3.25.3 WKUP ドメイン
      1. 151
  27. 5.3.26 USB
    1. 5.3.26.1 メインドメイン
      1. 154
      2. 155
4. 5.4 ピン接続要件
6 仕様
7 詳細説明
8 アプリケーション、実装、およびレイアウト
9 デバイスおよびドキュメントのサポート
10改訂履歴
11メカニカル、パッケージ、および注文情報
1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

AMH|466

サーマルパッド・メカニカル・データ

発注情報

jajssk1a_oa

6.12.5.6 DSS

表 6-44、表 6-45、図 6-35、表 6-46 および図 6-36 に、DSS のタイミング条件、タイミング要件、スイッチング特性を示します。

表 6-44 DSS のタイミング条件

パラメータ		最小値	最大値	単位
入力条件
SR_I	入力スルーレート	1.44	26.4	V/ns
出力条件
C_L	出力負荷容量	1.5	5	pF
PCB 接続要件
t_{d(Trace Mismatch Delay)}	すべてのパターンにわたる伝搬遅延の不整合		100	ps

表 6-45 DSS 外部ピクセルクロックのタイミング要件図 6-35 参照

番号			最小値	単位
D6	t_c(extpclkin)	サイクル時間、VOUT(x)_EXTPCLKIN⁽²⁾	6.06	ns
D7	t_{w(extpclkinL)}	パルス幅、VOUT(x)_EXTPCLKIN⁽²⁾ low	0.475P⁽¹⁾	ns
D8	t_{w(extpclkinH)}	パルス幅、VOUT(x)_EXTPCLKIN⁽²⁾ high	0.475P⁽¹⁾	ns

(1) P = VOUT(x)_EXTPCLKIN サイクル時間 (ns)

(2) VOUT(x) = 0 の x

図 6-35 DSS 外部ピクセルクロックのタイミング要件

表 6-46 DSS スイッチング特性図 6-36 参照

番号	パラメータ		モード	最小値	最大値	単位
D1	t_c(pclk)	サイクル時間、VOUT(x)_PCLK⁽²⁾		6.06		ns
D2	t_w(pclkL)	パルス幅、VOUT(x)_PCLK⁽²⁾ low	内蔵 PLL	0.475P⁽¹⁾ - 0.3		ns
D2	t_w(pclkL)	パルス幅、VOUT(x)_PCLK⁽²⁾ low	EXTPCLKIN	Y⁽³⁾ - 0.45		ns
D3	t_w(pclkH)	パルス幅、VOUT(x)_PCLK⁽²⁾ high	内蔵 PLL	0.475P⁽¹⁾ -0.3		ns
D3	t_w(pclkH)	パルス幅、VOUT(x)_PCLK⁽²⁾ high	EXTPCLKIN	Z⁽⁴⁾ - 0.45		ns
D4	t_{d(pclkV-dataV)}	遅延時間、VOUT(x)_PCLK⁽²⁾ 遷移から VOUT(x)_DATA[23:0]⁽²⁾ 遷移まで	内蔵 PLL	-0.68	1.78	ns
D4	t_{d(pclkV-dataV)}	遅延時間、VOUT(x)_PCLK⁽²⁾ 遷移から VOUT(x)_DATA[23:0]⁽²⁾ 遷移まで	EXTPCLKIN	-0.68	1.78	ns
D5	t_{d(pclkV-ctrlL)}	遅延時間、VOUT(x)_PCLK⁽²⁾ 遷移から制御信号 VOUT(x)_VSYNC⁽²⁾、VOUT(x)_HSYNC⁽²⁾、VOUT(x)_DE⁽²⁾ 立ち下がりエッジまで	内蔵 PLL	-0.68	1.78	ns
D5	t_{d(pclkV-ctrlL)}		EXTPCLKIN	-0.68	1.78	ns

(1) P = VOUT(x)_PCLK サイクル時間 (ns)

(2) VOUT(x) = 0 の x

(3) Y = t_{w(extpclkinL)}、表 6-45 のパラメータ D7、DSS 外部ピクセルクロックのタイミング要件

(4) Z = t_{w(extpclkinH)}、表 6-45 のパラメータ D8、DSS 外部ピクセルクロックのタイミング要件

A. データのアサートは、ピクセルクロックの立ち下がりエッジまたは立ち上がりエッジで発生するようにプログラムできます。デバイスのテクニカルリファレンスマニュアルで「ペリフェラル」の章にある「ディスプレイサブシステム (DSS)」セクションを参照してください。

B. VOUT(x)_HSYNC および VOUT(x)_VSYNC の極性とパルス幅はプログラム可能です。デバイスのテクニカルリファレンスマニュアルで「ペリフェラル」の章にある「ディスプレイサブシステム (DSS)」セクションを参照してください。

C. VOUT(x)_PCLK 周波数は設定できます。デバイスのテクニカルリファレンスマニュアルで「ペリフェラル」の章にある「ディスプレイサブシステム」セクションを参照してください。

図 6-36 DSS スイッチング特性

デバイスのテクニカルリファレンスマニュアルで「ペリフェラル」の章にある「ディスプレイサブシステム (DSS) およびペリフェラル」セクションを参照してください。