JAJSL34G January   2021  – April 2024 AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 Device Comparison
    1. 4.1 Related Products
  6. 5 Terminal Configuration and Functions
    1. 5.1 Pin Diagrams
    2. 5.2 Pin Attributes
      1.      11
      2.      12
    3. 5.3 Signal Descriptions
      1.      14
      2. 5.3.1  ADC
        1. 5.3.1.1 MAIN Domain
          1.        17
      3. 5.3.2  CPSW3G
        1. 5.3.2.1 MAIN Domain
          1.        20
          2.        21
          3.        22
      4. 5.3.3  CPTS
        1. 5.3.3.1 MAIN Domain
          1.        25
          2.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 MAIN Domain
          1.        29
      6. 5.3.5  ECAP
        1. 5.3.5.1 MAIN Domain
          1.        32
          2.        33
          3.        34
      7. 5.3.6  Emulation and Debug
        1. 5.3.6.1 MAIN Domain
          1.        37
        2. 5.3.6.2 MCU Domain
          1.        39
      8. 5.3.7  EPWM
        1. 5.3.7.1 MAIN Domain
          1.        42
          2.        43
          3.        44
          4.        45
          5.        46
          6.        47
          7.        48
          8.        49
          9.        50
          10.        51
      9. 5.3.8  EQEP
        1. 5.3.8.1 MAIN Domain
          1.        54
          2.        55
          3.        56
      10. 5.3.9  FSI
        1. 5.3.9.1 MAIN Domain
          1.        59
          2.        60
          3.        61
          4.        62
          5.        63
          6.        64
          7.        65
          8.        66
      11. 5.3.10 GPIO
        1. 5.3.10.1 MAIN Domain
          1.        69
          2.        70
        2. 5.3.10.2 MCU Domain
          1.        72
      12. 5.3.11 GPMC
        1. 5.3.11.1 MAIN Domain
          1.        75
      13. 5.3.12 I2C
        1. 5.3.12.1 MAIN Domain
          1.        78
          2.        79
          3.        80
          4.        81
        2. 5.3.12.2 MCU Domain
          1.        83
          2.        84
      14. 5.3.13 MCAN
        1. 5.3.13.1 MAIN Domain
          1.        87
          2.        88
      15. 5.3.14 MCSPI
        1. 5.3.14.1 MAIN Domain
          1.        91
          2.        92
          3.        93
          4.        94
          5.        95
        2. 5.3.14.2 MCU Domain
          1.        97
          2.        98
      16. 5.3.15 MDIO
        1. 5.3.15.1 MAIN Domain
          1.        101
      17. 5.3.16 MMC
        1. 5.3.16.1 MAIN Domain
          1.        104
          2.        105
      18. 5.3.17 OSPI
        1. 5.3.17.1 MAIN Domain
          1.        108
      19. 5.3.18 Power Supply
        1.       110
      20. 5.3.19 PRU_ICSSG
        1. 5.3.19.1 MAIN Domain
          1.        113
          2.        114
      21. 5.3.20 Reserved
        1.       116
      22. 5.3.21 SERDES
        1. 5.3.21.1 MAIN Domain
          1.        119
      23. 5.3.22 System and Miscellaneous
        1. 5.3.22.1 Boot Mode Configuration
          1. 5.3.22.1.1 MAIN Domain
            1.         123
        2. 5.3.22.2 Clock
          1. 5.3.22.2.1 MCU Domain
            1.         126
        3. 5.3.22.3 System
          1. 5.3.22.3.1 MAIN Domain
            1.         129
          2. 5.3.22.3.2 MCU Domain
            1.         131
        4. 5.3.22.4 VMON
          1.        133
      24. 5.3.23 TIMER
        1. 5.3.23.1 MAIN Domain
          1.        136
        2. 5.3.23.2 MCU Domain
          1.        138
      25. 5.3.24 UART
        1. 5.3.24.1 MAIN Domain
          1.        141
          2.        142
          3.        143
          4.        144
          5.        145
          6.        146
          7.        147
        2. 5.3.24.2 MCU Domain
          1.        149
          2.        150
      26. 5.3.25 USB
        1. 5.3.25.1 MAIN Domain
          1.        153
    4. 5.4 Pin Connectivity Requirements
  7. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  ESD Ratings
    3. 6.3  Power-On Hours (POH)
    4. 6.4  Recommended Operating Conditions
    5. 6.5  Operating Performance Points
    6. 6.6  Power Consumption Summary
    7. 6.7  Electrical Characteristics
      1. 6.7.1  I2C Open-Drain, and Fail-Safe (I2C OD FS) Electrical Characteristics
      2. 6.7.2  Fail-Safe Reset (FS RESET) Electrical Characteristics
      3. 6.7.3  High-Frequency Oscillator (HFOSC) Electrical Characteristics
      4. 6.7.4  eMMCPHY Electrical Characteristics
      5. 6.7.5  SDIO Electrical Characteristics
      6. 6.7.6  LVCMOS Electrical Characteristics
      7. 6.7.7  ADC12B Electrical Characteristics
      8. 6.7.8  USB2PHY Electrical Characteristics
      9. 6.7.9  SerDes PHY Electrical Characteristics
      10. 6.7.10 DDR Electrical Characteristics
    8. 6.8  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 6.8.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 6.8.2 Hardware Requirements
      3. 6.8.3 Programming Sequence
      4. 6.8.4 Impact to Your Hardware Warranty
    9. 6.9  Thermal Resistance Characteristics
      1. 6.9.1 Thermal Resistance Characteristics
    10. 6.10 Timing and Switching Characteristics
      1. 6.10.1 Timing Parameters and Information
      2. 6.10.2 Power Supply Requirements
        1. 6.10.2.1 Power Supply Slew Rate Requirement
        2. 6.10.2.2 Power Supply Sequencing
          1. 6.10.2.2.1 Power-Up Sequencing
          2. 6.10.2.2.2 Power-Down Sequencing
      3. 6.10.3 System Timing
        1. 6.10.3.1 Reset Timing
        2. 6.10.3.2 Safety Signal Timing
        3. 6.10.3.3 Clock Timing
      4. 6.10.4 Clock Specifications
        1. 6.10.4.1 Input Clocks / Oscillators
          1. 6.10.4.1.1 MCU_OSC0 Internal Oscillator Clock Source
            1. 6.10.4.1.1.1 Load Capacitance
            2. 6.10.4.1.1.2 Shunt Capacitance
          2. 6.10.4.1.2 MCU_OSC0 LVCMOS Digital Clock Source
        2. 6.10.4.2 Output Clocks
        3. 6.10.4.3 PLLs
        4. 6.10.4.4 Recommended System Precautions for Clock and Control Signal Transitions
      5. 6.10.5 Peripherals
        1. 6.10.5.1  CPSW3G
          1. 6.10.5.1.1 CPSW3G MDIO Timing
          2. 6.10.5.1.2 CPSW3G RMII Timing
          3. 6.10.5.1.3 CPSW3G RGMII Timing
          4. 6.10.5.1.4 CPSW3G IOSETs
        2. 6.10.5.2  DDRSS
        3. 6.10.5.3  ECAP
        4. 6.10.5.4  EPWM
        5. 6.10.5.5  EQEP
        6. 6.10.5.6  FSI
        7. 6.10.5.7  GPIO
        8. 6.10.5.8  GPMC
          1. 6.10.5.8.1 GPMC and NOR Flash — Synchronous Mode
          2. 6.10.5.8.2 GPMC and NOR Flash — Asynchronous Mode
          3. 6.10.5.8.3 GPMC and NAND Flash — Asynchronous Mode
          4. 6.10.5.8.4 GPMC0 IOSETs
        9. 6.10.5.9  I2C
        10. 6.10.5.10 MCAN
        11. 6.10.5.11 MCSPI
          1. 6.10.5.11.1 MCSPI — Controller Mode
          2. 6.10.5.11.2 MCSPI — Peripheral Mode
        12. 6.10.5.12 MMCSD
          1. 6.10.5.12.1 MMC0 - eMMC Interface
            1. 6.10.5.12.1.1 Legacy SDR Mode
            2. 6.10.5.12.1.2 High Speed SDR Mode
            3. 6.10.5.12.1.3 High Speed DDR Mode
            4. 6.10.5.12.1.4 HS200 Mode
          2. 6.10.5.12.2 MMC1 - SD/SDIO Interface
            1. 6.10.5.12.2.1 Default Speed Mode
            2. 6.10.5.12.2.2 High Speed Mode
            3. 6.10.5.12.2.3 UHS–I SDR12 Mode
            4. 6.10.5.12.2.4 UHS–I SDR25 Mode
            5. 6.10.5.12.2.5 UHS–I SDR50 Mode
            6. 6.10.5.12.2.6 UHS–I DDR50 Mode
            7. 6.10.5.12.2.7 UHS–I SDR104 Mode
        13. 6.10.5.13 CPTS
        14. 6.10.5.14 OSPI
          1. 6.10.5.14.1 OSPI0 PHY Mode
            1. 6.10.5.14.1.1 OSPI0 With PHY Data Training
            2. 6.10.5.14.1.2 OSPI0 Without Data Training
              1. 6.10.5.14.1.2.1 OSPI0 PHY SDR Timing
              2. 6.10.5.14.1.2.2 OSPI0 PHY DDR Timing
          2. 6.10.5.14.2 OSPI0 Tap Mode
            1. 6.10.5.14.2.1 OSPI0 Tap SDR Timing
            2. 6.10.5.14.2.2 OSPI0 Tap DDR Timing
        15. 6.10.5.15 PCIe
        16. 6.10.5.16 PRU_ICSSG
          1. 6.10.5.16.1 PRU_ICSSG Programmable Real-Time Unit (PRU)
            1. 6.10.5.16.1.1 PRU_ICSSG PRU Direct Output Mode Timing
            2. 6.10.5.16.1.2 PRU_ICSSG PRU Parallel Capture Mode Timing
            3. 6.10.5.16.1.3 PRU_ICSSG PRU Shift Mode Timing
            4. 6.10.5.16.1.4 PRU_ICSSG PRU Sigma Delta and Peripheral Interface
              1. 6.10.5.16.1.4.1 PRU_ICSSG PRU Sigma Delta and Peripheral Interface Timing
          2. 6.10.5.16.2 PRU_ICSSG Pulse Width Modulation (PWM)
            1. 6.10.5.16.2.1 PRU_ICSSG PWM Timing
          3. 6.10.5.16.3 PRU_ICSSG Industrial Ethernet Peripheral (IEP)
            1. 6.10.5.16.3.1 PRU_ICSSG IEP Timing
          4. 6.10.5.16.4 PRU_ICSSG Universal Asynchronous Receiver Transmitter (UART)
            1. 6.10.5.16.4.1 PRU_ICSSG UART Timing
          5. 6.10.5.16.5 PRU_ICSSG Enhanced Capture Peripheral (ECAP)
            1. 6.10.5.16.5.1 PRU_ICSSG ECAP Timing
          6. 6.10.5.16.6 PRU_ICSSG RGMII, MII_RT, and Switch
            1. 6.10.5.16.6.1 PRU_ICSSG MDIO Timing
            2. 6.10.5.16.6.2 PRU_ICSSG MII Timing
            3. 6.10.5.16.6.3 PRU_ICSSG RGMII Timing
        17. 6.10.5.17 Timers
        18. 6.10.5.18 UART
        19. 6.10.5.19 USB
      6. 6.10.6 Emulation and Debug
        1. 6.10.6.1 Trace
        2. 6.10.6.2 JTAG
  8. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Processor Subsystems
      1. 7.2.1 Arm Cortex-A53 Subsystem
      2. 7.2.2 Arm Cortex-R5F Subsystem (R5FSS)
      3. 7.2.3 Arm Cortex-M4F (M4FSS)
    3. 7.3 Accelerators and Coprocessors
      1. 7.3.1 Programmable Real-Time Unit Subsystem and Industrial Communication Subsystem (PRU_ICSSG)
    4. 7.4 Other Subsystems
      1. 7.4.1 PDMA Controller
      2. 7.4.2 Peripherals
        1. 7.4.2.1  ADC
        2. 7.4.2.2  DCC
        3. 7.4.2.3  Dual Date Rate (DDR) External Memory Interface (DDRSS)
        4. 7.4.2.4  ECAP
        5. 7.4.2.5  EPWM
        6. 7.4.2.6  ELM
        7. 7.4.2.7  ESM
        8. 7.4.2.8  GPIO
        9. 7.4.2.9  EQEP
        10. 7.4.2.10 General-Purpose Memory Controller (GPMC)
        11. 7.4.2.11 I2C
        12. 7.4.2.12 MCAN
        13. 7.4.2.13 MCRC Controller
        14. 7.4.2.14 MCSPI
        15. 7.4.2.15 MMCSD
        16. 7.4.2.16 OSPI
        17. 7.4.2.17 Peripheral Component Interconnect Express (PCIe)
        18. 7.4.2.18 Serializer/Deserializer (SerDes) PHY
        19. 7.4.2.19 Real Time Interrupt (RTI/WWDT)
        20. 7.4.2.20 Dual Mode Timer (DMTIMER)
        21. 7.4.2.21 UART
        22. 7.4.2.22 Universal Serial Bus Subsystem (USBSS)
  9. 8 Applications, Implementation, and Layout
    1. 8.1 Device Connection and Layout Fundamentals
      1. 8.1.1 Power Supply
        1. 8.1.1.1 Power Supply Designs
        2. 8.1.1.2 Power Distribution Network Implementation Guidance
      2. 8.1.2 External Oscillator
      3. 8.1.3 JTAG, EMU, and TRACE
      4. 8.1.4 Unused Pins
    2. 8.2 Peripheral- and Interface-Specific Design Information
      1. 8.2.1 DDR Board Design and Layout Guidelines
      2. 8.2.2 OSPI/QSPI/SPI Board Design and Layout Guidelines
        1. 8.2.2.1 No Loopback, Internal PHY Loopback, and Internal Pad Loopback
        2. 8.2.2.2 External Board Loopback
        3. 8.2.2.3 DQS (only available in Octal SPI devices)
      3. 8.2.3 USB VBUS Design Guidelines
      4. 8.2.4 System Power Supply Monitor Design Guidelines
      5. 8.2.5 High Speed Differential Signal Routing Guidance
      6. 8.2.6 Thermal Solution Guidance
    3. 8.3 Clock Routing Guidelines
      1. 8.3.1 Oscillator Routing
  10. 9 Device and Documentation Support
    1. 9.1 Device Nomenclature
      1. 9.1.1 Standard Package Symbolization
      2. 9.1.2 Device Naming Convention
    2. 9.2 Tools and Software
    3. 9.3 Documentation Support
    4. 9.4 サポート・リソース
    5. 9.5 Trademarks
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10Revision History
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALV|441
サーマルパッド・メカニカル・データ
発注情報

1 特長

プロセッサ コア：

  • 最高 1.0GHz、1 つのデュアル 64 ビット Arm® Cortex®-A53 マイクロプロセッサ サブシステム
    • SECDED ECC 付き 256KB L2 共有キャッシュを搭載したデュアル コア Cortex-A53 クラスタ
    • 各 A53 コアには、SECDED ECC を備えた 32KB L1 D キャッシュおよびパリティ保護を備えた 32KB L1 I キャッシュを搭載
  • リアルタイム処理向けに統合された、最高 800MHz、最大 2 つのデュアル コア Arm®Cortex®-R5F MCU サブシステム
    • デュアル コア Arm®Cortex®-R5F により、デュアル コアおよびシングル コア モードをサポート
    • 各 R5F コアごとに 32KB I キャッシュ、32KB D キャッシュ、64KB TCM を搭載、すべてのメモリに SECDED ECC 付きで合計 256KB の TCM搭載
  • 最高 400MHz、1 つのシングル コア Arm®Cortex®-M4F MCU
    • 256KB の SRAM (SECDED ECC 付き)

産業用サブシステム：

  • 2 つのギガビット産業用通信サブシステム (PRU_ICSSG)
    • Profinet IRT、Profinet RT、Ethernet/IP、EtherCAT、Time-Sensitive Networking (TSN)、その他をサポート
    • 10/100Mb PRU_ICSS と下位互換
    • 各 PRU_ICSSG は以下を内蔵：
      • に 2 つのイーサネット ポートを搭載
        • MII (10/100)
        • RGMII (10/100/1000)
      • 各 PRU_ICSSG に 6 つの PRU RISC コアを搭載、各コアに以下を内蔵：
        • 命令 RAM (ECC 付き)
        • ブロードサイド RAM
        • アキュムレータ付き乗算器 (MAC)
        • CRC16/32 ハードウェア アクセラレータ
        • バイト スワップによるビッグ / リトル エンディアン変換
        • SUM32 ハードウェア アクセラレータによる UDP チェックサム
        • タスク マネージャによるプリエンプションのサポート
      • 3 つのデータ RAM (ECC 付き)
      • 8 バンクの 30 × 32 ビット レジスタ スクラッチパッド メモリ
      • 割り込みコントローラとタスク マネージャ
      • 2 つの 64 ビット産業用イーサネット ペリフェラル (IEP) によるタイム スタンプ機能とその他の時間同期機能
      • 18 個のシグマ デルタ フィルタ
        • 短絡ロジック
        • 過電流ロジック
      • 6 つのマルチプロトコル位置エンコーダ インターフェイス
      • 1 つの拡張キャプチャ モジュール (ECAP)
      • 16550 互換 UART、専用の 192MHz クロックによる 12Mbps PROFIBUS のサポート

メモリ サブシステム：

  • 最大 2MB のオンチップ RAM (OCSRAM) (SECDED ECC 付き)：
    • 256KB 単位で小さいバンクに分割し、最大 8 つの独立したメモリ バンクを構成可能
    • ソフトウェア タスクの分割を容易にするため、各メモリ バンクを 1 つのコアに割り当て可能
  • DDR サブシステム (DDRSS)
    • LPDDR4、DDR4 メモリ タイプをサポート
    • インライン ECC 付きの 16 ビット データ バス
    • 最大 1600MT/s の速度をサポート
  • 1 つの汎用メモリ コントローラ (GPMC)
    • 133MHz クロックの 16 ビット パラレル バスまたは
    • 100MHz クロックの 32 ビット パラレル バス
    • エラー特定モジュール (ELM) のサポート

システム オン チップ (SoC) サービス：

  • デバイス管理セキュリティ コントローラ (DMSC-L)
    • 集中 SoC システム コントローラ
    • 初期ブート、セキュリティ、クロック / リセット / 電源管理を含むシステム サービスを管理
    • メッセージ マネージャを介したさまざまな処理ユニットとの通信
    • シンプルなインターフェイスにより未使用ペリフェラルを最適化

  • データ移動サブシステム (DMSS：Data Movement Subsystem)

    • ブロック コピー DMA (BCDMA)
    • パケット DMA (PKTDMA)
    • セキュア プロキシ (SEC_PROXY)
    • リング アクセラレータ (RINGACC)

セキュリティ：

  • セキュア ブート対応
    • ハードウェアで強化された RoT (Root-of-Trust：信頼の基点)
    • バックアップ キーによる RoT の切り替えをサポート
    • テイクオーバー保護、IP 保護、ロールバック禁止保護のサポート
  • 信頼できる実行環境 (TEE) に対応
    • Arm TrustZone® をベースとする TEE
    • セキュアなウォッチドッグ / タイマ / IPC
    • 分離用の広範なファイアウォール サポート
    • セキュアなストレージのサポート
    • リプレイ保護メモリ ブロック (RPMB) のサポート
  • セキュリティ コプロセッサ (DMSC-L) によりキーおよびセキュリティ管理を実現、専用のデバイス レベル インターコネクトによりセキュリティを確保
  • 暗号化アクセラレーションに対応
    • 受信データ ストリームに基づいてキーマテリアルを自動的に切り替えできるセッション認識暗号化エンジン
      • 暗号化コアをサポート
    • AES - 128/192/256 ビットのキー サイズ
    • SHA2 - 224/256/384/512 ビットのキー サイズ
    • DRBG と真性乱数発生器
    • セキュア ブート対応のため PKA (公開鍵アクセラレータ) により RSA/ECC 処理を支援
  • デバッグのセキュリティ
    • ソフトウェア制御によるセキュアなデバッグ アクセス
    • セキュリティ対応のデバッグ

高速インターフェイス：

  • 以下をサポートする 1 つの統合型イーサネット スイッチ (CPSW3G)：
    • 最大 2 つのイーサネット ポート
      • RMII (10/100)
      • RGMII (10/100/1000)
    • IEEE 1588 (2008 Annex D、Annex E、Annex F) と 802.1AS PTP
    • Clause 45 MDIO PHY 管理
    • 省電力イーサネット (802.3az)
  • 1 つの PCI-Express® Gen2 コントローラ (PCIE)
    • Gen2 動作をサポート
    • シングル レーン動作をサポート
  • 1 つの USB 3.1 デュアルロール デバイス (DRD) サブシステム (USBSS)
    • USB ホスト、
      USB デバイス、または
      USB デュアルロール デバイスとして構成可能なポート
    • USB デバイス：高速 (480Mbps)、
      フルスピード (12Mbps)
    • USB ホスト：SuperSpeed Gen 1 (5Gbps)、
      高速 (480Mbps)、
      フルスピード (12Mbps)、
      低速 (1.5Mbps)

一般的な接続機能：

  • 6 つの I2C (Inter-Integrated Circuit) ポート
  • 9 つの構成可能な UART (Universal Asynchronous Receiver/Transmitter) モジュール
  • オクタル SPI (OSPI) フラッシュ インターフェイスまたは 1 つのクワッド SPI (QSPI) として構成可能な 1 つのフラッシュ サブシステム (FSS)
  • 1つの12ビット アナログ/デジタル コンバータ(ADC)
    • 最大 4MSPS
    • 8 つの多重アナログ入力
  • 7 つのマルチチャネル シリアル ペリフェラル インターフェイス (MCSPI) コントローラ
  • 6 つの高速シリアル インターフェイス レシーバ (FSI_RX) コア
  • 2 つの高速シリアル インターフェイス トランスミッタ (FSI_TX) コア
  • 3 つの汎用 I/O (GPIO) モジュール

制御インターフェイス：

  • 9 つの拡張パルス幅変調器 (EPWM) モジュール
  • 3 つの拡張キャプチャ (ECAP) モジュール
  • 3 つの拡張直交エンコーダ パルス (EQEP) モジュール
  • CAN-FD をフルサポートする 2 つのモジュラー コントローラ エリア ネットワーク (MCAN) モジュール

メディアおよびデータ ストレージ：

  • 2 つのマルチメディア カード / セキュア デジタル (MMC/SD/SDIO) インターフェイス
    • 1 つの 4 ビット インターフェイス (SD/SDIO 用)
    • 1 つの 8 ビット インターフェイス (eMMC 用)
    • 高速カードの電圧切り替え (3.3V、1.8V) のための内蔵アナログ スイッチ

パワー マネージメント：

  • シンプルな電源シーケンスで
  • 内蔵 SDIO LDO により SD インターフェイスでの自動電圧遷移に対応
  • 内蔵の電圧スーパーバイザによる過電圧 / 低電圧状態の安全監視
  • 内蔵の電源グリッチ検出器により高速電源過渡を検出

機能安全：

  • 機能安全準拠
    • 機能安全アプリケーション向けに開発
    • IEC 61508 機能安全システム設計を支援するドキュメントを提供
    • SIL 3 までの決定論的対応能力
    • SIL 2 までのハードウェア整合性
    • 安全関連の認証
  • 機能安全関連の特徴
    • 演算上特に重要なメモリの ECC またはパリティ
    • 一部の内部バス インターコネクトの ECC とパリティ
    • CPU とオンチップ RAM の内蔵セルフテスト (BIST)
    • エラー ピン付きのエラー シグナリング モジュール (ESM)
    • ランタイム安全診断、電圧 / 温度 / クロックの監視、ウィンドウ付きウォッチドッグ タイマ、CRC エンジンによるメモリ整合性チェック
    • FFI (Freedom From Interference) 機能により SoC 全体から分離できる、専用 MCU ドメイン メモリ、インターフェイス、M4F コア
      • 独立したインターコネクト
      • ファイアウォールとタイムアウト ガスケット
      • 専用 PLL
      • 専用 I/O 電源
      • 独立したリセット

SoC アーキテクチャ：

  • UART、I2C、OSPI/QSPI フラッシュ、SPI フラッシュ、パラレル NOR フラッシュ、パラレル NAND フラッシュ、SD、eMMC、USB、PCIe、イーサネット インターフェイスからの 1 次ブートをサポート
  • 16nm FinFET テクノロジ
  • 17.2mm × 17.2mm、0.8mm ピッチ、441 ピン BGAパッケージ