JAJSJ32C December   2019  – September 2023 AM6526 , AM6528 , AM6546 , AM6548

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 Device Comparison
    1. 4.1 Related Products
  6. 5 Terminal Configuration and Functions
    1. 5.1 Pin Diagram
    2. 5.2 Pin Attributes
    3. 5.3 Signal Descriptions
      1. 5.3.1  ADC
        1. 5.3.1.1 MCU Domain
      2. 5.3.2  CAL
        1. 5.3.2.1 MAIN Domain
      3. 5.3.3  CPSW2G
        1. 5.3.3.1 MCU Domain
      4. 5.3.4  DDRSS
        1. 5.3.4.1 MAIN Domain
        2. 5.3.4.2 DDRSS Mapping
      5. 5.3.5  DMTIMER
        1. 5.3.5.1 MAIN Domain
        2. 5.3.5.2 MCU Domain
      6. 5.3.6  DSS
        1. 5.3.6.1 MAIN Domain
      7. 5.3.7  ECAP
        1. 5.3.7.1 MAIN Domain
      8. 5.3.8  EHRPWM
        1. 5.3.8.1 MAIN Domain
      9. 5.3.9  EQEP
        1. 5.3.9.1 MAIN Domain
      10. 5.3.10 GPIO
        1. 5.3.10.1 MAIN Domain
        2. 5.3.10.2 WKUP Domain
      11. 5.3.11 GPMC
        1. 5.3.11.1 MAIN Domain
      12. 5.3.12 HyperBus
        1. 5.3.12.1 MCU Domain
      13. 5.3.13 I2C
        1. 5.3.13.1 MAIN Domain
        2. 5.3.13.2 MCU Domain
        3. 5.3.13.3 WKUP Domain
      14. 5.3.14 MCAN
        1. 5.3.14.1 MCU Domain
      15. 5.3.15 MCASP
        1. 5.3.15.1 MAIN Domain
      16. 5.3.16 MCSPI
        1. 5.3.16.1 MAIN Domain
        2. 5.3.16.2 MCU Domain
      17. 5.3.17 MMCSD
        1. 5.3.17.1 MAIN Domain
      18. 5.3.18 CPTS
        1. 5.3.18.1 MCU Domain
        2. 5.3.18.2 MAIN Domain
      19. 5.3.19 OLDI
        1. 5.3.19.1 MAIN Domain
      20. 5.3.20 OSPI
        1. 5.3.20.1 MCU Domain
      21. 5.3.21 PRU_ICSSG
        1. 5.3.21.1 MAIN Domain
      22. 5.3.22 SERDES
        1. 5.3.22.1 MAIN Domain
      23. 5.3.23 UART
        1. 5.3.23.1 MAIN Domain
        2. 5.3.23.2 MCU Domain
        3. 5.3.23.3 WKUP Domain
      24. 5.3.24 USB
        1. 5.3.24.1 MAIN Domain
      25. 5.3.25 Emulation and Debug
        1. 5.3.25.1 MAIN Domain
      26. 5.3.26 System and Miscellaneous
        1. 5.3.26.1 Boot Mode Configuration
          1. 5.3.26.1.1 MAIN Domain
          2. 5.3.26.1.2 MCU Domain
        2. 5.3.26.2 Clock
          1. 5.3.26.2.1 MAIN Domain
          2. 5.3.26.2.2 WKUP Domain
        3. 5.3.26.3 System
          1. 5.3.26.3.1 MAIN Domain
          2. 5.3.26.3.2 WKUP Domain
        4. 5.3.26.4 Miscellaneous
          1. 5.3.26.4.1 WKUP Domain
        5. 5.3.26.5 EFUSE
          1. 5.3.26.5.1 MAIN Domain
          2. 5.3.26.5.2 MCU Domain
      27. 5.3.27 Power Supply
    4. 5.4 Pin Multiplexing
    5. 5.5 Connections for Unused Pins
  7. 6 Specifications
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 ESD Ratings
    3. 6.3 Power-On Hours (POH)
    4. 6.4 Recommended Operating Conditions
    5. 6.5 Operating Performance Points
      1. 6.5.1 Voltage and Core Clock Specifications
    6. 6.6 Electrical Characteristics
      1. 6.6.1 I2C OPEN DRAIN DC Electrical Characteristics
      2. 6.6.2 Analog OSC Buffers DC Electrical Characteristics
      3. 6.6.3 Analog ADC DC Electrical Characteristics
      4. 6.6.4 DPHY CSI2 Buffers DC Electrical Characteristics
      5. 6.6.5 OLDI LVDS Buffers DC Electrical Characteristics
        1. 6.6.5.1 LVCMOS Buffers DC Electrical Characteristics
      6. 6.6.6 USBHS Buffers DC Electrical Characteristics
      7. 6.6.7 SERDES Buffers DC Electrical Characteristics
    7. 6.7 VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 6.7.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 6.7.2 Hardware Requirements
      3. 6.7.3 Programming Sequence
      4. 6.7.4 Impact to Your Hardware Warranty
    8. 6.8 Thermal Resistance Characteristics
      1. 6.8.1 Thermal Resistance Characteristics
    9. 6.9 Timing and Switching Characteristics
      1. 6.9.1 Timing Parameters and Information
      2. 6.9.2 Power Supply Sequencing
        1. 6.9.2.1 Power Supply Slew Rate Requirement
        2. 6.9.2.2 VDDA_1P8_SERDES0 Supply Slew Rate Requirement
        3. 6.9.2.3 Power-Up Sequencing
        4. 6.9.2.4 Power-Down Sequencing
      3. 6.9.3 System Timing
        1. 6.9.3.1 Reset Electrical Data/Timing
        2. 6.9.3.2 Safety Signal Timing
        3. 6.9.3.3 Clock Timing
      4. 6.9.4 Clock Specifications
        1. 6.9.4.1 Input Clocks / Oscillators
          1. 6.9.4.1.1 WKUP_OSC0 Internal Oscillator Clock Source
          2. 6.9.4.1.2 WKUP_OSC0 LVCMOS Digital Clock Source
          3. 6.9.4.1.3 Auxiliary OSC1 Internal Oscillator Clock Source
          4. 6.9.4.1.4 Auxiliary OSC1 LVCMOS Digital Clock Source
          5. 6.9.4.1.5 Auxiliary OSC1 Not Used
          6. 6.9.4.1.6 WKUP_LFOSC0 Internal Oscillator Clock Source
          7. 6.9.4.1.7 WKUP_LFOSC0 LVCMOS Digital Clock Source
          8. 6.9.4.1.8 WKUP_LFOSC0 Not Used
        2. 6.9.4.2 Output Clocks
        3. 6.9.4.3 PLLs
        4. 6.9.4.4 Recommended Clock and Control Signal Transition Behavior
        5. 6.9.4.5 Module and Peripheral Clock Frequencies
      5. 6.9.5 Peripherals
        1. 6.9.5.1  VIN
        2. 6.9.5.2  CPSW2G
          1. 6.9.5.2.1 CPSW2G MDIO Interface Timings
          2. 6.9.5.2.2 CPSW2G RMII Timings
            1. 6.9.5.2.2.1 Timing Requirements for RMII[x]_REFCLK - RMII Mode
            2. 6.9.5.2.2.2 Timing Requirements for RMII[x]_RXD[1:0], RMII[x]_CRS_DV, and RMII[x]_RXER - RMII Mode
            3. 6.9.5.2.2.3 Switching Characteristics for RMII[x]_TXD[1:0], and RMII[x]_TXEN - RMII Mode
          3. 6.9.5.2.3 CPSW2G RGMII Timings
            1. 6.9.5.2.3.1 Timing Requirements for RGMII[x]_RCLK - RGMII Mode
            2. 6.9.5.2.3.2 Timing Requirements for RGMII[x]_RD[3:0], and RGMII[x]_RCTL - RGMII Mode
            3. 6.9.5.2.3.3 Switching Characteristics for RGMII[x]_TCLK - RGMII Mode
            4. 6.9.5.2.3.4 Switching Characteristics for RGMII[x]_TD[3:0], and RGMII[x]_TX_CTL - RGMII Mode
        3. 6.9.5.3  CSI2
        4. 6.9.5.4  DDRSS
        5. 6.9.5.5  DSS
        6. 6.9.5.6  eCAP
          1. 6.9.5.6.1 eCAP Timing Requirements
          2. 6.9.5.6.2 eCAP Switching Characteristics
        7. 6.9.5.7  ePWM
          1. 6.9.5.7.1 ePWM Timing Requirements
          2. 6.9.5.7.2 ePWM Switching Characteristics
        8. 6.9.5.8  eQEP
          1. 6.9.5.8.1 eQEP Timing Requirements
          2. 6.9.5.8.2 eQEP Switching Characteristics
        9. 6.9.5.9  GPIO
          1. 6.9.5.9.1 GPIO Timing Requirements
          2. 6.9.5.9.2 GPIO Switching Characteristics
        10. 6.9.5.10 GPMC
          1. 6.9.5.10.1 GPMC and NOR Flash—Synchronous Mode
            1. 6.9.5.10.1.1 GPMC and NOR Flash Timing Requirements—Synchronous Mode
            2. 6.9.5.10.1.2 GPMC and NOR Flash Switching Characteristics—Synchronous Mode
          2. 6.9.5.10.2 GPMC and NOR Flash—Asynchronous Mode
            1. 6.9.5.10.2.1 GPMC and NOR Flash Timing Requirements—Asynchronous Mode
            2. 6.9.5.10.2.2 GPMC and NOR Flash Switching Characteristics—Asynchronous Mode
          3. 6.9.5.10.3 GPMC and NAND Flash—Asynchronous Mode
            1. 6.9.5.10.3.1 GPMC and NAND Flash Timing Requirements—Asynchronous Mode
            2. 6.9.5.10.3.2 GPMC and NAND Flash Switching Characteristics—Asynchronous Mode
        11. 6.9.5.11 HyperBus
          1. 6.9.5.11.1 Timing Requirements for HyperBus Initialization
          2. 6.9.5.11.2 HyperBus 166 MHz Switching Characteristics
          3. 6.9.5.11.3 HyperBus 100 MHz Switching Characteristics
        12. 6.9.5.12 I2C
        13. 6.9.5.13 MCAN
        14. 6.9.5.14 MCASP
          1. 6.9.5.14.1 MCASP Timing Requirements and Switching Characteristics
        15. 6.9.5.15 MCSPI
          1. 6.9.5.15.1 SPI—Master Mode
          2. 6.9.5.15.2 SPI—Slave Mode
        16. 6.9.5.16 MMCSD
          1. 6.9.5.16.1 MMCSDi — eMMC/SD/SDIO Card Interface
            1. 6.9.5.16.1.1 Default Speed, 3.3V Legacy SDR Mode
            2. 6.9.5.16.1.2 High Speed, 3.3V High Speed SDR Mode
            3. 6.9.5.16.1.3 UHS-I SDR12, 1.8-V Legacy SDR Mode
            4. 6.9.5.16.1.4 UHS-I SDR25 Mode
            5. 6.9.5.16.1.5 UHS-I DDR50 Mode
            6. 6.9.5.16.1.6 UHS-I SDR50 Mode
            7. 6.9.5.16.1.7 UHS-I SDR104 / HS200 Mode
        17. 6.9.5.17 CPTS
          1. 6.9.5.17.1 CPTS Timing Requirements
          2. 6.9.5.17.2 CPTS Switching Characteristics
        18. 6.9.5.18 OSPI
          1. 6.9.5.18.1 OSPI with Data Training
            1. 6.9.5.18.1.1 OSPI Switching Characteristics - Data Training
          2. 6.9.5.18.2 OSPI without Data Training
            1. 6.9.5.18.2.1 OSPI Timing Requirements - SDR Mode
            2. 6.9.5.18.2.2 OSPI Switching Characteristics - SDR Mode
            3. 6.9.5.18.2.3 OSPI Timing Requirements - DDR Mode
            4. 6.9.5.18.2.4 OSPI Switching Characteristics - DDR Mode
        19. 6.9.5.19 OLDI
          1. 6.9.5.19.1 OLDI Switching Characteristics
        20. 6.9.5.20 PCIE
        21. 6.9.5.21 PRU_ICSSG
          1. 6.9.5.21.1 Programmable Real-Time Unit (PRU_ICSSG PRU)
            1. 6.9.5.21.1.1 PRU_ICSSG PRU Direct Input/Output Mode Electrical Data and Timing
              1. 6.9.5.21.1.1.1 PRU_ICSSG PRU Switching Characteristics - Direct Output Mode
            2. 6.9.5.21.1.2 PRU_ICSSG PRU Parallel Capture Mode Electrical Data and Timing
              1. 6.9.5.21.1.2.1 PRU_ICSSG PRU Timing Requirements - Parallel Capture Mode
            3. 6.9.5.21.1.3 PRU_ICSSG PRU Shift Mode Electrical Data and Timing
              1. 6.9.5.21.1.3.1 PRU_ICSSG PRU Timing Requirements - Shift In Mode
              2. 6.9.5.21.1.3.2 PRU_ICSSG PRU Switching Characteristics - Shift Out Mode
            4. 6.9.5.21.1.4 PRU_ICSSG PRU Sigma Delta and Peripheral Interface Modes Electrical Data and Timing
              1. 6.9.5.21.1.4.1 PRU_ICSSG PRU Timing Requirements - Sigma Delta Mode
              2. 6.9.5.21.1.4.2 PRU_ICSSG PRU Timing Requirements - Peripheral Interface Mode
              3. 6.9.5.21.1.4.3 PRU_ICSSG PRU Switching Characteristics - Peripheral Interface Mode
          2. 6.9.5.21.2 PRU_ICSSG Pulse Width Modulation (PWM)
            1. 6.9.5.21.2.1 PRU_ICSSG PWM Electrical Data and Timing
              1. 6.9.5.21.2.1.1 PRU_ICSSG PWM Switching Characteristics
          3. 6.9.5.21.3 PRU_ICSSG Industrial Ethernet Peripheral (PRU_ICSSG IEP)
            1. 6.9.5.21.3.1 PRU_ICSSG IEP Electrical Data and Timing
              1. 6.9.5.21.3.1.1 PRU_ICSSG IEP Timing Requirements - Input Validated with SYNCx
              2. 6.9.5.21.3.1.2 PRU_ICSSG IEP Timing Requirements - Digital IOs
              3. 6.9.5.21.3.1.3 PRU_ICSSG IEP Timing Requirements - LATCHx_IN
          4. 6.9.5.21.4 PRU_ICSSG Universal Asynchronous Receiver Transmitter (PRU-ICSS UART)
            1. 6.9.5.21.4.1 PRU_ICSSG UART Electrical Data and Timing
              1. 6.9.5.21.4.1.1 PRU_ICSSG UART Timing Requirements
              2. 6.9.5.21.4.1.2 PRU_ICSSG UART Switching Characteristics
          5. 6.9.5.21.5 PRU_ICSSG Enhanced Capture Peripheral (PRU-ICSS ECAP)
            1. 6.9.5.21.5.1 PRU_ICSSG ECAP Electrical Data and Timing
              1. 6.9.5.21.5.1.1 PRU_ICSSG ECAP Timing Requirements
              2. 6.9.5.21.5.1.2 PRU_ICSSG ECAP Switching Characteristics
          6. 6.9.5.21.6 PRU_ICSSG RGMII, MII_RT, and Switch
            1. 6.9.5.21.6.1 PRU_ICSSG MDIO Electrical Data and Timing
              1. 6.9.5.21.6.1.1 PRU_ICSSG MDIO Timing Requirements
              2. 6.9.5.21.6.1.2 PRU_ICSSG MDIO Switching Characteristics - MDIO_CLK
              3. 6.9.5.21.6.1.3 PRU_ICSSG MDIO Switching Characteristics – MDIO_DATA
            2. 6.9.5.21.6.2 PRU_ICSSG RGMII Electrical Data and Timing
              1. 6.9.5.21.6.2.1 PRU_ICSSG RGMII Timing Requirements - RGMII_RXC
              2. 6.9.5.21.6.2.2 PRU_ICSSG RGMII Timing Requirements - RGMII_RD[3:0] and RGMII_RX_CTL
              3. 6.9.5.21.6.2.3 PRU_ICSSG RGMII Switching Characteristics - RGMII_TXC
              4. 6.9.5.21.6.2.4 PRU_ICSSG RGMII Switching Characteristics - RGMII_TD[3:0] and RGMII_TX_CTL
            3. 6.9.5.21.6.3 PRU_ICSSG MII_RT Electrical Data and Timing
              1. 6.9.5.21.6.3.1 PRU_ICSSG MII_RT Timing Requirements – MII_RX_CLK
              2. 6.9.5.21.6.3.2 PRU_ICSSG MII_RT Timing Requirements – MII_RXD[3:0], MII_RX_DV, and MII_RX_ER
              3. 6.9.5.21.6.3.3 PRU_ICSSG MII_RT Switching Characteristics – MII_TX_CLK
              4. 6.9.5.21.6.3.4 PRU_ICSSG MII_RT Switching Characteristics – MII_TXD[3:0] and MII_TXEN
        22. 6.9.5.22 Timers
          1. 6.9.5.22.1 Timing Requirements for Timers
          2. 6.9.5.22.2 Switching Characteristics for Timers
        23. 6.9.5.23 UART
          1. 6.9.5.23.1 Timing Requirements for UART
          2. 6.9.5.23.2 Switching Characteristics Over Recommended Operating Conditions for UART
        24. 6.9.5.24 USB
        25. 6.9.5.25 Emulation and Debug
          1. 6.9.5.25.1 Debug Trace
          2. 6.9.5.25.2 JTAG
            1. 6.9.5.25.2.1 JTAG Electrical Data and Timing
              1. 6.9.5.25.2.1.1 JTAG Timing Requirements
              2. 6.9.5.25.2.1.2 JTAG Switching Characteristics
  8. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Processor Subsystems
      1. 7.2.1 Arm Cortex-A53
      2. 7.2.2 Arm Cortex-R5F
    3. 7.3 Accelerators and Coprocessors
      1. 7.3.1 PRU_ICSSG
        1. 7.3.1.1 PRU_ICSSG PRU and RTU_PRU Cores
        2. 7.3.1.2 PRU_ICSSG Broadside Accelerators Overview
        3. 7.3.1.3 PRU_ICSSG UART Module
        4. 7.3.1.4 PRU_ICSSG ECAP Module
        5. 7.3.1.5 PRU_ICSSG PWM Module
        6. 7.3.1.6 PRU_ICSSG MII_G_RT Module
        7. 7.3.1.7 PRU_ICSSG MII MDIO Module
        8. 7.3.1.8 PRU_ICSSG IEP
      2. 7.3.2 GPU
    4. 7.4 Other Subsystems
      1. 7.4.1 DMSC
      2. 7.4.2 MSMC
      3. 7.4.3 NAVSS
        1. 7.4.3.1 NAVSS0
        2. 7.4.3.2 MCU_NAVSS0
      4. 7.4.4 PDMA Controller
      5. 7.4.5 Peripherals
        1. 7.4.5.1  ADC
        2. 7.4.5.2  CAL
        3. 7.4.5.3  CPSW2G
        4. 7.4.5.4  DCC
        5. 7.4.5.5  DDRSS
        6. 7.4.5.6  DSS
        7. 7.4.5.7  ЕCAP
        8. 7.4.5.8  EPWM
        9. 7.4.5.9  ELM
        10. 7.4.5.10 ESM
        11. 7.4.5.11 EQEP
        12. 7.4.5.12 GPIO
        13. 7.4.5.13 GPMC
        14. 7.4.5.14 HyperBus
        15. 7.4.5.15 I2C
        16. 7.4.5.16 MCAN
        17. 7.4.5.17 MCASP
        18. 7.4.5.18 MCRC
        19. 7.4.5.19 MCSPI
        20. 7.4.5.20 MMCSD
        21. 7.4.5.21 OSPI
        22. 7.4.5.22 PCIE
        23. 7.4.5.23 SerDes
        24. 7.4.5.24 RTI
        25. 7.4.5.25 Timers
        26. 7.4.5.26 UART
        27. 7.4.5.27 USB
    5. 7.5 Identification
      1. 7.5.1 Revision Identification
      2. 7.5.2 Die Identification
      3. 7.5.3 JTAG Identification
      4. 7.5.4 ROM Code Identification
    6. 7.6 Boot Modes
  9. 8 Applications, Implementation, and Layout
    1. 8.1 Device Connection and Layout Fundamentals
      1. 8.1.1 Power Supply Decoupling and Bulk Capacitors
        1. 8.1.1.1 Power Distribution Network Implementation Guidance
      2. 8.1.2 External Oscillator
      3. 8.1.3 JTAG and EMU
      4. 8.1.4 Reset
      5. 8.1.5 Unused Pins
      6. 8.1.6 Hardware Design Guide for AM65x/DRA80xM Devices
    2. 8.2 Peripheral- and Interface-Specific Design Information
      1. 8.2.1 DDR Board Design and Layout Guidelines
      2. 8.2.2 OSPI Board Design and Layout Guidelines
        1. 8.2.2.1 No Loopback and Internal Pad Loopback
        2. 8.2.2.2 External Board Loopback
        3. 8.2.2.3 DQS (Only Available in Octal Flash Devices)
      3. 8.2.3 USB Design Guidelines
      4. 8.2.4 High Speed Differential Signal Routing Guidance
      5. 8.2.5 System Power Supply Monitor Design Guidelines
      6. 8.2.6 MMC Design Guidelines
      7. 8.2.7 Integrated Power Management Features
      8. 8.2.8 External Capacitors
        1. 8.2.8.1 LVCMOS External Capacitor Connections
      9. 8.2.9 Thermal Solution Guidance
  10. 9 Device and Documentation Support
    1. 9.1 Device Nomenclature
      1. 9.1.1 Standard Package Symbolization
      2. 9.1.2 Device Naming Convention
    2. 9.2 Tools and Software
    3. 9.3 Documentation Support
    4. 9.4 サポート・リソース
    5. 9.5 Trademarks
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10Revision History
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ACD|784
サーマルパッド・メカニカル・データ
発注情報

1 特長

プロセッサ・コア：

  • 最高 1.1GHz のデュアルまたはクワッドコア Arm®Cortex®-A53 マイクロプロセッサ・サブシステム
    • 最大 2 つのデュアルコアまたは 2 つのシングルコアの Arm®Cortex®-A53 クラスタに、SECDED を備えた 512KB の L2 キャッシュを搭載
    • 各 A53 コアに、32KB L1 I キャッシュと 32KB L1 D キャッシュを搭載
  • デュアルコアの Arm®Cortex®-R5F (最高 400MHz)
    • ロックステップ・モード対応
    • 各 R5F コアに 16KB I キャッシュ、16KB D キャッシュ、64KB RAM を搭載

    産業用サブシステム：

  • 3 つの産業用ギガビット通信サブシステム (PRU_ICSSG)
    • 各 PRU_ICSSG に最大 2 つの 10/100/1000 イーサネット・ポートを搭載
    • 2 つの SGMII ポートをサポート(2)
    • 10/100Mb PRU-ICSS と互換
    • 各 PRU_ICSSG に 24 の PWM を搭載
      • サイクル単位の制御
      • 強化されたトリップ制御
    • 各 PRU_ICSSG に 18 のシグマ・デルタ・フィルタを搭載
      • 短絡ロジック
      • 過電流ロジック
    • 各 PRU_ICSSG に 6 つのマルチプロトコル位置エンコーダ・インターフェイスを搭載

    メモリ・サブシステム：

  • 最大 2MB のオンチップ L3 RAM、SECDED 機能付き
  • マルチコア共有メモリ・コントローラ (MSMC)
    • 最大 2MB (2 バンク × 1MB) の SRAM、SECDED 機能付き
      • 共有コヒーレントの L2 または L3 メモリ・マップ SRAM
      • 共有コヒーレントの L3 キャッシュ
    • 256 ビットのプロセッサ・ポート・バスと 40 ビットの物理アドレス・バス
    • コヒーレント統合双方向インターフェイスによりプロセッサまたはデバイス・マスタに接続
    • L2、L3 キャッシュのプリ・ウォーミングとポスト・フラッシング
    • スタベーション・バウンドによる帯域幅管理
    • 1 つのインフラストラクチャ・マスタ・インターフェイス
    • 1 つの外部メモリ・マスタ・インターフェイス
    • 分散仮想システムをサポート
    • 内蔵 DMA エンジン (データ・ルーティング・ユニット (DRU)) をサポート
    • ECC エラー保護
  • DDR サブシステム (DDRSS)
    • DDR-1600 までの DDR4 メモリ・タイプをサポート
    • 32 ビットのデータ・バスと 7 ビットの SECDED バス
    • 合計 8GB のアドレス指定可能領域
  • 汎用メモリ・コントローラ (GPMC)

    機能安全：

  • 機能安全規格準拠 [産業用]
    • 機能安全アプリケーション向けに開発
    • IEC 61508 機能安全システムの設計に役立つ資料を利用可能
    • SIL 3 までを対象とする決定論的対応能力
    • SIL 2 までのハードウェア安全性
    • 安全関連認証
  • 機能安全関連の機能
    • 計算に重要なメモリと内部バス・インターコネクトの ECC またはパリティ
    • ファイアウォールにより無干渉 (FFI) の実現を支援
      • CPU、ハイエンド・タイマ、オンチップ RAM の内蔵セルフテスト (BIST)
    • ハードウェア・エラー注入のサポートにより診断用テストを支援
    • エラー信号モジュール (ESM) により機能安全関連のエラーを捕捉
    • 電圧、温度、およびクロック監視
    • 複数のクロック・ドメインのウィンドウ / 非ウィンドウ・ウォッチドッグ・タイマ
  • MCU アイランド
    • デュアルコア Arm®Cortex®-R5F マイクロプロセッサ・サブシステムの分離により
    • 個別の電圧、クロック、リセット、専用ペリフェラル
    • 内蔵 MCSPI により SoC の他の部分に接続

    セキュリティ：

  • セキュア・ブート対応
    • ハードウェアによる信頼の基点
    • バックアップ・キーによる信頼の基点の切り替えをサポート
    • テイクオーバー保護、IP 保護、ロールバック禁止保護のサポート
  • 暗号化アクセラレーション対応
    • 受信データ・ストリームに基づいてキーマテリアルを自動的に切り替えできるセッション認識暗号化エンジン
    • 暗号化コアをサポート
      • AES - 128/192/256 ビットのキー・サイズ
      • 3DES - 56/112/168 ビットのキー・サイズ
      • MD5、SHA1
      • SHA2 – 224/256/384/512
      • DRBG と真性乱数発生器
      • PKA (公開鍵アクセラレータ) により RSA/ECC 処理を支援
    • DMA サポート
  • デバッグのセキュリティ
    • ソフトウェア制御によるセキュアなデバッグ・アクセス
    • セキュリティ対応のデバッグ
  • 信頼できる実行環境 (TEE) に対応
    • Arm®TrustZone® をベースとする TEE
    • 分離用の広範なファイアウォール・サポート
    • セキュアな DMA パスとインターコネクト
    • セキュアなウォッチドッグ / タイマ / IPC
  • セキュアなストレージのサポート
  • OSPI インターフェイスでのオンザフライ暗号化 / 認証サポート
  • パケット・ベースのハードウェア暗号化エンジンによるデータ (ペイロード) 暗号化 / 認証でのネットワーク・セキュリティ・サポート
  • セキュリティ・コプロセッサ (DMSC) によりキーおよびセキュリティ管理を実現、専用のデバイス・レベル・インターコネクトによりセキュリティを確保

    SoC サービス：

  • デバイス管理セキュリティ・コントローラ (DMSC)
    • 集中 SoC システム・コントローラ
    • 初期ブート、セキュリティ、機能安全、クロック / リセット / 電源管理を含むシステム・サービスを管理
    • アクティブおよび低消費電力モードの電源管理コントローラ
    • メッセージ・マネージャを介したさまざまな処理ユニットとの通信
    • シンプルなインターフェイスにより未使用ペリフェラルを最適化
    • トレース / デバッグ機能
  • 16 個の 32 ビット汎用タイマ
  • 2 つのデータ移動 / 制御ナビゲータ・サブシステム (NAVSS)
    • リング・アクセラレータ (RA)
    • 統合 DMA (UDMA)
    • 最大 2 つのタイマ・マネージャ (TM) (それぞれ 1024 個のタイマ)

    マルチメディア：

  • ディスプレイ・サブシステム
    • 2 つのディスプレイ出力に関連付けられた 2 つの完全入力マップ・オーバーレイ・マネージャ
    • 1 ポートの MIPI® DPI パラレル・インターフェイス
    • 1 ポートの OLDI
  • PowerVR® SGX544-MP1 3D グラフィックス処理ユニット (GPU)
  • 1 つのカメラ・シリアル・インターフェイス -2 (MIPI CSI-2)
  • 1 ポートのビデオ・キャプチャ：BT.656/1120 (組み込み同期なし)

    高速インターフェイス：

  • 次の機能をサポートする 1 つのギガビット・イーサネット (CPSW) インターフェイス
    • RMII (10/100) または RGMII (10/100/1000)
    • IEEE1588 (2008 Annex D、Annex E、Annex F) と 802.1AS PTP
    • オーディオ / ビデオ・ブリッジ (P802.1Qav/D6.0)
    • Energy-Efficient Ethernet (802.3az)
    • ジャンボ・フレーム (2024 バイト)
    • Clause 45 MDIO PHY 管理
  • 2 つの PCI-Express® (PCIe®) リビジョン 3.1 サブシステム(2)
    • Gen2 (5.0GT/s) 動作をサポート
    • 2 つの独立した 1 レーン・ポート、または 1 つの 2 レーン・ポート
    • ルートコンプレックス / エンドポイントの同時動作に対応
  • USB 3.1 デュアルロール・デバイス (DRD) サブシステム(2)
    • 1 つの Enhanced SuperSpeed Gen1 ポート
    • 1 つの USB 2.0 ポート
    • 各ポートを個別に USB ホスト、USB ペリフェラル、USB DRD として構成可能

    一般的な接続機能：

  • 6 つの I2C™ (Inter-Integrated Circuit) ポート
  • 5 つの構成可能な UART/IrDA/CIR モジュール
  • 2 つの同時フラッシュ・インターフェイスを以下のように構成
    • 2 つの OSPI フラッシュ・インターフェイス
    • または HyperBus™ と OSPI1 フラッシュ・インターフェイス
  • 2 つの 12 ビット・アナログ / デジタル・コンバータ (ADC)
    • 最大 4M サンプル/秒
    • 8 つの多重アナログ入力
  • 8 つのマルチチャネル・シリアル・ペリフェラル・インターフェイス (MCSPI) コントローラ
    • 内部接続用 ×2
    • 外部インターフェイス用 ×6
  • 汎用 I/O (GPIO) ピン

    制御インターフェイス：

  • 6 つの拡張高分解能パルス幅変調器 (EHRPWM) モジュール
  • 1 つの拡張キャプチャ (ECAP) モジュール
  • 3 つの拡張直交エンコーダ・パルス (EQEP) モジュール

    車載インターフェイス：

  • CAN-FD をフルサポートする 2 つのモジュラー・コントローラ・エリア・ネットワーク (MCAN) モジュール

    オーディオ・インターフェイス：

  • 3 つのマルチチャネル・オーディオ・シリアル・ポート (MCASP) モジュール

    メディアおよびデータ・ストレージ：

  • 2 つのマルチメディア・カード™ / セキュア・デジタル® (MMC™/SD®) インターフェイス

    シンプルな電源管理：

  • シンプルな電源シーケンスでデュアル電圧 I/O をフルサポート
  • 内蔵 LDO により電源ソリューションの複雑さを軽減
  • 内蔵 SDIO LDO により SD インターフェイスでの自動電圧遷移に対応
  • 内蔵のパワー・オン・リセット (POR) 生成機能により電源ソリューションの複雑さを低減
  • 内蔵の電圧スーパーバイザにより機能的安全性を監視
  • 内蔵の電源グリッチ検出器により高速電源過渡を検出

    アナログ / システム統合：

  • USB VBUS 検出機能を内蔵
  • DDR RESET 用のフェイルセーフ I/O
  • リセット中にすべての I/O ピン ドライバをディセーブルにすることでバス競合を回避
  • リセット中にデフォルトの I/O プルをディセーブルにすることでシステム競合を回避
  • 動的な I/O ピンのマルチプレクサ構成変更に対応

    システム・オン・チップ (SoC) アーキテクチャ：

  • UART、I2C、OSPI、HyperBus、パラレル NOR フラッシュ、SD または eMMC™、USB、PCIe、イーサネット・インターフェイスからのプライマリ・ブートに対応
  • 28nm CMOS テクノロジ
  • 23mm × 23mm、0.8mm ピッチ、784 ピンの FCBGA (ACD)