JAJSQ12A February   2023  – August 2023 AM68 , AM68A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 Revision History
  6. 5 Device Comparison
  7. 6 Terminal Configuration and Functions
    1. 6.1 Pin Diagrams
    2. 6.2 Pin Attributes
      1.      11
      2.      12
    3. 6.3 Signal Descriptions
      1.      14
      2. 6.3.1  ADC
        1. 6.3.1.1 MCU Domain
          1.        17
          2.        18
          3.        19
      3. 6.3.2  DDRSS
        1. 6.3.2.1 MAIN Domain
          1.        22
          2.        23
      4. 6.3.3  GPIO
        1. 6.3.3.1 MAIN Domain
          1.        26
        2. 6.3.3.2 WKUP Domain
          1.        28
      5. 6.3.4  I2C
        1. 6.3.4.1 MAIN Domain
          1.        31
          2.        32
          3.        33
          4.        34
          5.        35
          6.        36
          7.        37
        2. 6.3.4.2 MCU Domain
          1.        39
          2.        40
        3. 6.3.4.3 WKUP Domain
          1.        42
      6. 6.3.5  I3C
        1. 6.3.5.1 MCU Domain
          1.        45
      7. 6.3.6  MCAN
        1. 6.3.6.1 MAIN Domain
          1.        48
          2.        49
          3.        50
          4.        51
          5.        52
          6.        53
          7.        54
          8.        55
          9.        56
          10.        57
          11.        58
          12.        59
          13.        60
          14.        61
          15.        62
          16.        63
          17.        64
          18.        65
        2. 6.3.6.2 MCU Domain
          1.        67
          2.        68
      8. 6.3.7  MCSPI
        1. 6.3.7.1 MAIN Domain
          1.        71
          2.        72
          3.        73
          4.        74
          5.        75
          6.        76
          7.        77
        2. 6.3.7.2 MCU Domain
          1.        79
          2.        80
      9. 6.3.8  UART
        1. 6.3.8.1 MAIN Domain
          1.        83
          2.        84
          3.        85
          4.        86
          5.        87
          6.        88
          7.        89
          8.        90
          9.        91
          10.        92
        2. 6.3.8.2 MCU Domain
          1.        94
        3. 6.3.8.3 WKUP Domain
          1.        96
      10. 6.3.9  MDIO
        1. 6.3.9.1 MAIN Domain
          1.        99
        2. 6.3.9.2 MCU Domain
          1.        101
      11. 6.3.10 CPSW2G
        1. 6.3.10.1 MAIN Domain
          1.        104
        2. 6.3.10.2 MCU Domain
          1.        106
      12. 6.3.11 ECAP
        1. 6.3.11.1 MAIN Domain
          1.        109
          2.        110
          3.        111
      13. 6.3.12 EQEP
        1. 6.3.12.1 MAIN Domain
          1.        114
          2.        115
          3.        116
      14. 6.3.13 EPWM
        1. 6.3.13.1 MAIN Domain
          1.        119
          2.        120
          3.        121
          4.        122
          5.        123
          6.        124
          7.        125
      15. 6.3.14 USB
        1. 6.3.14.1 MAIN Domain
          1.        128
      16. 6.3.15 Display Port
        1. 6.3.15.1 MAIN Domain
          1.        131
      17. 6.3.16 Hyperlink
        1. 6.3.16.1 MAIN Domain
          1.        134
          2.        135
          3.        136
      18. 6.3.17 PCIE
        1. 6.3.17.1 MAIN Domain
          1.        139
      19. 6.3.18 SERDES
        1. 6.3.18.1 MAIN Domain
          1.        142
      20. 6.3.19 DSI
        1. 6.3.19.1 MAIN Domain
          1.        145
          2.        146
      21. 6.3.20 CSI
        1. 6.3.20.1 MAIN Domain
          1.        149
          2.        150
      22. 6.3.21 MCASP
        1. 6.3.21.1 MAIN Domain
          1.        153
          2.        154
          3.        155
          4.        156
          5.        157
      23. 6.3.22 DMTIMER
        1. 6.3.22.1 MAIN Domain
          1.        160
        2. 6.3.22.2 MCU Domain
          1.        162
      24. 6.3.23 CPTS
        1. 6.3.23.1 MAIN Domain
          1.        165
        2. 6.3.23.2 MCU Domain
          1.        167
      25. 6.3.24 DSS
        1. 6.3.24.1 MAIN Domain
          1.        170
      26. 6.3.25 GPMC
        1. 6.3.25.1 MAIN Domain
          1.        173
      27. 6.3.26 MMC
        1. 6.3.26.1 MAIN Domain
          1.        176
          2.        177
      28. 6.3.27 OSPI
        1. 6.3.27.1 MCU Domain
          1.        180
          2.        181
      29. 6.3.28 Hyperbus
        1. 6.3.28.1 MCU Domain
          1.        184
      30. 6.3.29 Emulation and Debug
        1. 6.3.29.1 MAIN Domain
          1.        187
          2.        188
      31. 6.3.30 System and Miscellaneous
        1. 6.3.30.1 Boot Mode configuration
          1.        191
        2. 6.3.30.2 Clock
          1.        193
          2.        194
        3. 6.3.30.3 System
          1.        196
          2.        197
        4. 6.3.30.4 EFUSE
          1.        199
        5. 6.3.30.5 VMON
          1.        201
      32. 6.3.31 Power
        1.       203
    4. 6.4 Connection for Unused Pins
  8. 7 Specifications
    1. 7.1  絶対最大定格
    2. 7.2  ESD Ratings
    3. 7.3  Recommended Operating Conditions
    4. 7.4  Power-On-Hour (POH) Limits
    5. 7.5  Operating Performance Points
    6. 7.6  Electrical Characteristics
      1. 7.6.1  I2C, Open-Drain, Fail-Safe (I2C OD FS) Electrical Characteristics
      2. 7.6.2  Fail-Safe Reset (FS Reset) Electrical Characteristics
      3. 7.6.3  HFOSC/LFOSC Electrical Characteristics
      4. 7.6.4  eMMCPHY Electrical Characteristics
      5. 7.6.5  SDIO Electrical Characteristics
      6. 7.6.6  CSI2/DSI D-PHY Electrical Characteristics
      7. 7.6.7  ADC12B Electrical Characteristics
      8. 7.6.8  LVCMOS Electrical Characteristics
      9. 7.6.9  USB2PHY Electrical Characteristics
      10. 7.6.10 SerDes 2-L-PHY/4-L-PHY Electrical Characteristics
      11. 7.6.11 UFS M-PHY Electrical Characteristics
      12. 7.6.12 eDP/DP AUX-PHY Electrical Characteristics
      13. 7.6.13 DDR0 Electrical Characteristics
    7. 7.7  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 7.7.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 7.7.2 Hardware Requirements
      3. 7.7.3 Programming Sequence
      4. 7.7.4 Impact to Your Hardware Warranty
    8. 7.8  Thermal Resistance Characteristics
      1. 7.8.1 Thermal Resistance Characteristics for ALZ Package
    9. 7.9  Temperature Sensor Characteristics
    10. 7.10 Timing and Switching Characteristics
      1. 7.10.1 Timing Parameters and Information
      2. 7.10.2 Power Supply Sequencing
        1. 7.10.2.1 Power Supply Slew Rate Requirement
        2. 7.10.2.2 Combined MCU and Main Domains Power- Up Sequencing
        3. 7.10.2.3 Combined MCU and Main Domains Power- Down Sequencing
        4. 7.10.2.4 Isolated MCU and Main Domains Power- Up Sequencing
        5. 7.10.2.5 Isolated MCU and Main Domains Power- Down Sequencing
        6. 7.10.2.6 Independent MCU and Main Domains, Entry and Exit of MCU Only Sequencing
        7. 7.10.2.7 Independent MCU and Main Domains, Entry and Exit of DDR Retention State
        8. 7.10.2.8 Independent MCU and Main Domains, Entry and Exit of GPIO Retention Sequencing
      3. 7.10.3 System Timing
        1. 7.10.3.1 Reset Timing
        2. 7.10.3.2 Safety Signal Timing
        3. 7.10.3.3 Clock Timing
      4. 7.10.4 Clock Specifications
        1. 7.10.4.1 Input and Output Clocks / Oscillators
          1. 7.10.4.1.1 WKUP_OSC0 Internal Oscillator Clock Source
            1. 7.10.4.1.1.1 Load Capacitance
            2. 7.10.4.1.1.2 Shunt Capacitance
          2. 7.10.4.1.2 WKUP_OSC0 LVCMOS Digital Clock Source
          3. 7.10.4.1.3 Auxiliary OSC1 Internal Oscillator Clock Source
            1. 7.10.4.1.3.1 Load Capacitance
            2. 7.10.4.1.3.2 Shunt Capacitance
          4. 7.10.4.1.4 Auxiliary OSC1 LVCMOS Digital Clock Source
          5. 7.10.4.1.5 Auxiliary OSC1 Not Used
        2. 7.10.4.2 Output Clocks
        3. 7.10.4.3 PLLs
        4. 7.10.4.4 Module and Peripheral Clocks Frequencies
      5. 7.10.5 Peripherals
        1. 7.10.5.1  ATL
          1. 7.10.5.1.1 ATL_PCLK Timing Requirements
          2. 7.10.5.1.2 ATL_AWS[x] Timing Requirements
          3. 7.10.5.1.3 ATL_BWS[x] Timing Requirements
          4. 7.10.5.1.4 ATCLK[x] Switching Characteristics
        2. 7.10.5.2  CPSW2G
          1. 7.10.5.2.1 CPSW2G MDIO Interface Timings
          2. 7.10.5.2.2 CPSW2G RMII Timings
            1. 7.10.5.2.2.1 CPSW2G RMII[x]_REF_CLK Timing Requirements – RMII Mode
            2. 7.10.5.2.2.2 CPSW2G RMII[x]_RXD[1:0], RMII[x]_CRS_DV, and RMII[x]_RX_ER Timing Requirements – RMII Mode
            3. 7.10.5.2.2.3 CPSW2G RMII[x]_TXD[1:0], and RMII[x]_TX_EN Switching Characteristics – RMII Mode
          3. 7.10.5.2.3 CPSW2G RGMII Timings
            1. 7.10.5.2.3.1 RGMII[x]_RXC Timing Requirements – RGMII Mode
            2. 7.10.5.2.3.2 CPSW2G Timing Requirements for RGMII[x]_RD[3:0], and RGMII[x]_RCTL – RGMII Mode
            3. 7.10.5.2.3.3 CPSW2G RGMII[x]_TXC Switching Characteristics – RGMII Mode
            4. 7.10.5.2.3.4 RGMII[x]_TD[3:0], and RGMII[x]_TX_CTL Switching Characteristics – RGMII Mode
        3. 7.10.5.3  CSI-2
        4. 7.10.5.4  DDRSS
        5. 7.10.5.5  DSS
        6. 7.10.5.6  eCAP
          1. 7.10.5.6.1 Timing Requirements for eCAP
          2. 7.10.5.6.2 Switching Characteristics for eCAP
        7. 7.10.5.7  EPWM
          1. 7.10.5.7.1 Timing Requirements for eHRPWM
          2. 7.10.5.7.2 Switching Characteristics for eHRPWM
        8. 7.10.5.8  eQEP
          1. 7.10.5.8.1 Timing Requirements for eQEP
          2. 7.10.5.8.2 Switching Characteristics for eQEP
        9. 7.10.5.9  GPIO
          1. 7.10.5.9.1 GPIO Timing Requirements
          2. 7.10.5.9.2 GPIO Switching Characteristics
        10. 7.10.5.10 GPMC
          1. 7.10.5.10.1 GPMC and NOR Flash — Synchronous Mode
            1. 7.10.5.10.1.1 GPMC and NOR Flash Timing Requirements — Synchronous Mode
            2. 7.10.5.10.1.2 GPMC and NOR Flash Switching Characteristics – Synchronous Mode
          2. 7.10.5.10.2 GPMC and NOR Flash — Asynchronous Mode
            1. 7.10.5.10.2.1 GPMC and NOR Flash Timing Requirements – Asynchronous Mode
            2. 7.10.5.10.2.2 GPMC and NOR Flash Switching Characteristics – Asynchronous Mode
          3. 7.10.5.10.3 GPMC and NAND Flash — Asynchronous Mode
            1. 7.10.5.10.3.1 GPMC and NAND Flash Timing Requirements – Asynchronous Mode
            2. 7.10.5.10.3.2 GPMC and NAND Flash Switching Characteristics – Asynchronous Mode
          4. 7.10.5.10.4 GPMC0 IOSET
        11. 7.10.5.11 HyperBus
          1. 7.10.5.11.1 Timing Requirements for HyperBus
          2. 7.10.5.11.2 HyperBus 166 MHz Switching Characteristics
          3. 7.10.5.11.3 HyperBus 100 MHz Switching Characteristics
        12. 7.10.5.12 I2C
        13. 7.10.5.13 I3C
        14. 7.10.5.14 MCAN
        15. 7.10.5.15 MCASP
        16. 7.10.5.16 MCSPI
          1. 7.10.5.16.1 MCSPI — Controller Mode
          2. 7.10.5.16.2 MCSPI — Peripheral Mode
        17. 7.10.5.17 MMCSD
          1. 7.10.5.17.1 MMC0 - eMMC Interface
            1. 7.10.5.17.1.1 Legacy SDR Mode
            2. 7.10.5.17.1.2 High Speed SDR Mode
            3. 7.10.5.17.1.3 High Speed DDR Mode
            4. 7.10.5.17.1.4 HS200 Mode
            5. 7.10.5.17.1.5 HS400 Mode
          2. 7.10.5.17.2 MMC1/2 - SD/SDIO Interface
            1. 7.10.5.17.2.1 Default Speed Mode
            2. 7.10.5.17.2.2 High Speed Mode
            3. 7.10.5.17.2.3 UHS–I SDR12 Mode
            4. 7.10.5.17.2.4 UHS–I SDR25 Mode
            5. 7.10.5.17.2.5 UHS–I SDR50 Mode
            6. 7.10.5.17.2.6 UHS–I DDR50 Mode
            7. 7.10.5.17.2.7 UHS–I SDR104 Mode
        18. 7.10.5.18 CPTS
          1. 7.10.5.18.1 CPTS Timing Requirements
          2. 7.10.5.18.2 CPTS Switching Characteristics
        19. 7.10.5.19 OSPI
          1. 7.10.5.19.1 OSPI0 PHY Mode
            1. 7.10.5.19.1.1 OSPI With Data Training
              1. 7.10.5.19.1.1.1 OSPI Switching Characteristics – Data Training
            2. 7.10.5.19.1.2 OSPI Without Data Training
              1. 7.10.5.19.1.2.1 OSPI Timing Requirements – SDR Mode
              2. 7.10.5.19.1.2.2 OSPI Switching Characteristics – SDR Mode
              3. 7.10.5.19.1.2.3 OSPI Timing Requirements – DDR Mode
              4. 7.10.5.19.1.2.4 OSPI Switching Characteristics – DDR Mode
          2. 7.10.5.19.2 OSPI0 Tap Mode
            1. 7.10.5.19.2.1 OSPI0 Tap SDR Timing
            2. 7.10.5.19.2.2 OSPI0 Tap DDR Timing
        20. 7.10.5.20 PCIE
        21. 7.10.5.21 Timers
          1. 7.10.5.21.1 Timing Requirements for Timers
          2. 7.10.5.21.2 Switching Characteristics for Timers
        22. 7.10.5.22 UART
          1. 7.10.5.22.1 Timing Requirements for UART
          2. 7.10.5.22.2 UART Switching Characteristics
        23. 7.10.5.23 USB
      6. 7.10.6 Emulation and Debug
        1. 7.10.6.1 Trace
        2. 7.10.6.2 JTAG
          1. 7.10.6.2.1 JTAG Electrical Data and Timing
            1. 7.10.6.2.1.1 JTAG Timing Requirements
            2. 7.10.6.2.1.2 JTAG Switching Characteristics
  9. 8 Detailed Description
  10. 9 Applications, Implementation, and Layout
    1. 9.1 Device Connection and Layout Fundamentals
      1. 9.1.1 Power Supply Decoupling and Bulk Capacitors
        1. 9.1.1.1 Power Distribution Network Implementation Guidance
      2. 9.1.2 External Oscillator
      3. 9.1.3 JTAG and EMU
      4. 9.1.4 Reset
      5. 9.1.5 Unused Pins
      6. 9.1.6 Hardware Design Guide for JacintoTM 7 Devices
    2. 9.2 Peripheral- and Interface-Specific Design Information
      1. 9.2.1 LPDDR4 Board Design and Layout Guidelines
      2. 9.2.2 OSPI and QSPI Board Design and Layout Guidelines
        1. 9.2.2.1 No Loopback and Internal Pad Loopback
        2. 9.2.2.2 External Board Loopback
        3. 9.2.2.3 DQS (only available in Octal Flash devices)
      3. 9.2.3 USB VBUS Design Guidelines
      4. 9.2.4 System Power Supply Monitor Design Guidelines using VMON/POK
      5. 9.2.5 High Speed Differential Signal Routing Guidance
      6. 9.2.6 Thermal Solution Guidance
  11. 10Device and Documentation Support
    1. 10.1 Device Nomenclature
      1. 10.1.1 Standard Package Symbolization
      2. 10.1.2 Device Naming Convention
    2. 10.2 ツールとソフトウェア
    3. 10.3 Documentation Support
    4. 10.4 Trademarks
    5. 10.5 サポート・リソース
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALZ|770
サーマルパッド・メカニカル・データ
発注情報

7.1 絶対最大定格

自由気流での動作温度範囲内 (特に記述のない限り) (1)(2)
パラメータ 最小値 最大値 単位
VDD_CORE メイン・ドメイン・コア電源 –0.3 1.05 V
VDD_MCU MCUSS コア電源 –0.3 1.05 V
VDD_CPU CPU コア電源 –0.3 1.05 V
VDD_MCU_WAKE1 MCU WAKE 機能のコア電源 –0.3 1.05 V
VDD_WAKE0 メイン・ドメイン WAKE 機能のコア電源 –0.3 1.05 V
VDDA_0P8_DLL_MMC0 MMC0 DLL アナログ電源 –0.3 1.05 V
VDDAR_CORE メイン・ドメイン RAM 電源 –0.3 1.05 V
VDDAR_MCU MCUSS RAM 電源 –0.3 1.05 V
VDDAR_CPU CPU RAM 電源 –0.3 1.05 V
VDDA_0P8_DSITX DSITX クロック電源 –0.3 1.05 V
VDDA_0P8_DSITX_C DSITX クロック電源 –0.3 1.05 V
VDDA_0P8_CSIRX0_1 CSIRX アナログ電源 LOW –0.3 1.05 V
VDDA_0P8_SERDES0_1 SERDES0-1 アナログ電源 LOW –0.3 1.05 V
VDDA_0P8_SERDES_C0_1 SERDES0-1 クロック電源 –0.3 1.05 V
VDDA_0P8_USB USB0-1 0.8V アナログ電源 –0.3 1.05 V
VDDA_0P8_PLL_DDR0 DDR0 PLL アナログ電源 –0.3 1.05 V
VDDA_0P8_PLL_DDR1 DDR1 PLL アナログ電源 –0.3 1.05 V
VDDA_1P8_USB USB0-1 1.8V アナログ電源 –0.3 2.2 V
VDDA_1P8_DSITX DSITX アナログ電源 HIGH –0.3 2.2 V
VDDA_1P8_CSIRX0_1 CSIRX アナログ電源 HIGH –0.3 2.2 V
VDDA_1P8_SERDES0_1 SERDES0-1 アナログ電源 HIGH –0.3 2.2 V
VDDA_1P8_SERDES2_4 SERDES2-4 アナログ電源 HIGH –0.3 2.2 V
VDDA_3P3_USB USB0-1 3.3V アナログ電源 –0.3 3.8 V
VDDA_MCU_PLLGRP0 MCU PLL グループ 0 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP0 メイン PLL グループ 0 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP1 メイン PLL グループ 1 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP2 メイン PLL グループ 2 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP5 メイン PLL グループ 5 のアナログ電源 (DDR) –0.3 2.2 V
VDDA_PLLGRP6 メイン PLL グループ 6 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP7 メイン PLL グループ 7 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP8 メイン PLL グループ 8 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP9 メイン PLL グループ 9 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP10 メイン PLL グループ 10 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP12 メイン PLL グループ 12 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP13 メイン PLL グループ 13 のアナログ電源 –0.3 2.2 V
VDDA_WKUP WKUP ドメインの発振器電源 –0.3 2.2 V
VDDA_ADC0 ADC アナログ電源 –0.3 2.2 V
VDDA_ADC1 ADC アナログ電源 –0.3 2.2 V
VDDA_MCU_TEMP MCU ドメインの温度センサ 0 のアナログ電源 –0.3 2.2 V
VDDA_POR_WKUP WKUP ドメイン・アナログ電源 –0.3 2.2 V
VDDA_TEMP_0 温度センサ 0 のアナログ電源 –0.3 2.2 V
VDDA_TEMP_1 温度センサ 1 のアナログ電源 –0.3 2.2 V
VDDA_TEMP_2 温度センサ 2 のアナログ電源 -0.3 2.2 V
VDDA_TEMP_3 温度センサ 3 のアナログ電源 –0.3 2.2 V
VDDA_TEMP_4 温度センサ 4 のアナログ電源 –0.3 2.2 V
VDDA_OSC1 HFOSC1 電源 –0.3 2.2 V
VDDS_DDR DDR インターフェイス電源 -0.3 1.2 V
VDDS_DDR_C0 DDR0 メモリ・クロック・ビット (MCB) マクロの IO 電源 -0.3 1.2 V
VDDS_DDR_C1 DDR1 メモリ・クロック・ビット (MCB) マクロの IO 電源 -0.3 1.2 V
VDDS_MMC0 MMC0 IO 電源 –0.3 2.2 V
VDDSHV0_MCU IO 電源の MCUSS 汎用 IO グループ、MCU およびメイン・ドメインのウォーム・リセット・ピン 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV0 メイン・ドメイン全般の IO 電源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV1_MCU MCUSS IO グループ 1 の IO 電源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV2_MCU MCUSS IO グループ 2 の IO 電源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV2 メイン・ドメイン IO グループ 2 の IO 電源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV5 メイン・ドメイン IO グループ 5 の IO 電源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VPP_CORE コア eFuse ドメインの電源電圧範囲 –0.3 1.89 V
VPP_MCU MCU eFuse ドメインの電源電圧範囲 –0.3 1.89 V
USB0_VBUS(8) USB VBUS コンパレータ入力の電圧範囲 -0.3 3.6 V
すべてのフェイルセーフ IO ピンの定常状態の最大電圧 I2C0_SCL、I2C0_SDA、WKUP_I2C0_SCL、WKUP_I2C0_SDA、MCU_I2C0_SCL、MCU_I2C0_SDA、EXTINTn –0.3 3.8 V
MCU_PORz、PORz –0.3 3.8 V
他のすべての IO ピンの定常状態の最大電圧(3) VMON1_ER_VSYS、VMON3_IR_VEXT1P8、VMON4_IR_VEXT1P8 –0.3 2.2 V
VMON2_IR_VCPU、VMON6_IR_VEXT0P8(7) –0.3 1.05
VMON5_IR_VEXT3P3(7) –0.3 3.8
その他のすべての IO ピン –0.3 IO 電源電圧 + 0.3 V
IO ピンの過渡オーバーシュートおよびアンダーシュートの仕様 信号周期の最大 20% にわたって IO 電源電圧の 20%
(図 7-1、「IO 過渡電圧範囲」を参照) 		0.2 × VDD(6) V
ラッチアップ性能、Class II (125℃)(4) I 試験 -100 100 mA
過電圧 (OV) 試験 該当なし 1.5 × VDD(6) V
TSTG(5) 保存温度 –55 +150 ℃
(1) 絶対最大定格の範囲外の動作は、デバイスの永続的な損傷の原因となる可能性があります。絶対最大定格は、これらの条件において、または「推奨動作条件」に示された値を超える他のいかなる条件でも、本製品が正しく動作することを暗に示すものではありません。「絶対最大定格」の範囲内であっても「推奨動作条件」の範囲外で使用した場合、本デバイスは完全に機能するとは限らず、このことが本デバイスの信頼性、機能、性能に影響を及ぼし、本デバイスの寿命を縮める可能性があります。
(2) すべての電圧値は、特に記述のない限り、関連付けられた VSS または VSSA_x を基準とします。
(3) このパラメータはフェイルセーフでないすべての IO ピンに適用され、IO 電源電圧のすべての値に要件が適用されます。たとえば、特定の IO 電源に印加される電圧が 0V の場合、その電源から供給される IO の有効な入力電圧範囲は -0.3V～+0.3V になります。ペリフェラル・デバイスに電力を供給する電源がそれぞれの IO 電源に電力を供給する電源と同じでない場合は、特別な注意が必要です。接続されているペリフェラルにおいて、電源のランプアップやランプダウンのシーケンスなど、有効な入力電圧範囲外の電圧を供給しないことが重要になります。
(4) 電流パルス注入：
JEDEC JESD78E (Class II) に従ってピンにストレスを加え、規定の I/O ピン注入電流と最大推奨 I/O 電圧の +1.5 倍および -0.5 倍のクランプ電圧に合格しました。
過電圧性能：
JEDEC JESD78E (Class II) に従って電源にストレスを加え、規定の電圧注入に合格しました。
(5) テープ・アンド・リールの保存温度範囲は [–10℃; +50℃]、最大相対湿度は 70% です。使用前に室温に戻すことをお勧めします。
(6) VDD は、IO の対応する電源ピンの電圧です。
(7) VMON ピンを使用してシステムの電源を監視できます。詳細については、「VMON/POK によるシステム電源監視の設計ガイドライン」を参照してください。
(8) このデバイス・ピンに印加される電圧を制限するには、外付けの抵抗デバイダが必要です。詳細については、「USB VBUS の設計ガイドライン」を参照してください。

フェイルセーフ IO 端子は、それぞれの IO 電源電圧に依存しないように設計されています。これにより、該当する IO 電源がオフのときに、これらの IO 端子に外部電圧源を接続できます。フェイルセーフである具体的な信号については、「すべてのフェイルセーフ IO ピンの定常状態の最大電圧」のパラメータで示してあります。それ以外の IO 端子はいずれもフェイルセーフではなく、それらに印加される電圧は、「絶対最大定格」の「他のすべての IO ピンの定常状態の最大電圧」のパラメータで定義されている値に制限する必要があります。

GUID-A52A1421-00B2-4FB0-82DD-FD9BBC2E1BA8-low.gif
A. Tovershoot + Tundershoot < Tperiod の 20%
図 7-1 IO 過渡電圧範囲