JAJSQ12B February   2023  – December 2024 AM68 , AM68A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      10
      2.      11
    3. 5.3 信号の説明
      1.      13
      2. 5.3.1  ADC
        1. 5.3.1.1 MCU ドメイン
          1.        16
          2.        17
          3.        18
      3. 5.3.2  DDRSS
        1. 5.3.2.1 メイン ドメイン
          1.        21
          2.        22
      4. 5.3.3  GPIO
        1. 5.3.3.1 メイン ドメイン
          1.        25
        2. 5.3.3.2 WKUP ドメイン
          1.        27
      5. 5.3.4  I2C
        1. 5.3.4.1 メイン ドメイン
          1.        30
          2.        31
          3.        32
          4.        33
          5.        34
          6.        35
          7.        36
        2. 5.3.4.2 MCU ドメイン
          1.        38
          2.        39
        3. 5.3.4.3 WKUP ドメイン
          1.        41
      6. 5.3.5  I3C
        1. 5.3.5.1 MCU ドメイン
          1.        44
      7. 5.3.6  MCAN
        1. 5.3.6.1 メイン ドメイン
          1.        47
          2.        48
          3.        49
          4.        50
          5.        51
          6.        52
          7.        53
          8.        54
          9.        55
          10.        56
          11.        57
          12.        58
          13.        59
          14.        60
          15.        61
          16.        62
          17.        63
          18.        64
        2. 5.3.6.2 MCU ドメイン
          1.        66
          2.        67
      8. 5.3.7  MCSPI
        1. 5.3.7.1 メイン ドメイン
          1.        70
          2.        71
          3.        72
          4.        73
          5.        74
          6.        75
          7.        76
        2. 5.3.7.2 MCU ドメイン
          1.        78
          2.        79
      9. 5.3.8  UART
        1. 5.3.8.1 メイン ドメイン
          1.        82
          2.        83
          3.        84
          4.        85
          5.        86
          6.        87
          7.        88
          8.        89
          9.        90
          10.        91
        2. 5.3.8.2 MCU ドメイン
          1.        93
        3. 5.3.8.3 WKUP ドメイン
          1.        95
      10. 5.3.9  MDIO
        1. 5.3.9.1 メイン ドメイン
          1.        98
        2. 5.3.9.2 MCU ドメイン
          1.        100
      11. 5.3.10 CPSW2G
        1. 5.3.10.1 メイン ドメイン
          1.        103
        2. 5.3.10.2 MCU ドメイン
          1.        105
      12. 5.3.11 ECAP
        1. 5.3.11.1 メイン ドメイン
          1.        108
          2.        109
          3.        110
      13. 5.3.12 EQEP
        1. 5.3.12.1 メイン ドメイン
          1.        113
          2.        114
          3.        115
      14. 5.3.13 EPWM
        1. 5.3.13.1 メイン ドメイン
          1.        118
          2.        119
          3.        120
          4.        121
          5.        122
          6.        123
          7.        124
      15. 5.3.14 USB
        1. 5.3.14.1 メイン ドメイン
          1.        127
      16. 5.3.15 ディスプレイ ポート
        1. 5.3.15.1 メイン ドメイン
          1.        130
      17. 5.3.16 Hyperlink
        1. 5.3.16.1 メイン ドメイン
          1.        133
          2.        134
          3.        135
      18. 5.3.17 PCIE
        1. 5.3.17.1 メイン ドメイン
          1.        138
      19. 5.3.18 SERDES
        1. 5.3.18.1 メイン ドメイン
          1.        141
      20. 5.3.19 DSI
        1. 5.3.19.1 メイン ドメイン
          1.        144
          2.        145
      21. 5.3.20 CSI
        1. 5.3.20.1 メイン ドメイン
          1.        148
          2.        149
      22. 5.3.21 MCASP
        1. 5.3.21.1 メイン ドメイン
          1.        152
          2.        153
          3.        154
          4.        155
          5.        156
      23. 5.3.22 DMTIMER
        1. 5.3.22.1 メイン ドメイン
          1.        159
        2. 5.3.22.2 MCU ドメイン
          1.        161
      24. 5.3.23 CPTS
        1. 5.3.23.1 メイン ドメイン
          1.        164
        2. 5.3.23.2 MCU ドメイン
          1.        166
      25. 5.3.24 DSS
        1. 5.3.24.1 メイン ドメイン
          1.        169
      26. 5.3.25 GPMC
        1. 5.3.25.1 メイン ドメイン
          1.        172
      27. 5.3.26 MMC
        1. 5.3.26.1 メイン ドメイン
          1.        175
          2.        176
      28. 5.3.27 OSPI
        1. 5.3.27.1 MCU ドメイン
          1.        179
          2.        180
      29. 5.3.28 Hyperbus
        1. 5.3.28.1 MCU ドメイン
          1.        183
      30. 5.3.29 エミュレーションおよびデバッグ
        1. 5.3.29.1 メイン ドメイン
          1.        186
          2.        187
      31. 5.3.30 システム、その他
        1. 5.3.30.1 ブート モードの構成
          1.        190
        2. 5.3.30.2 クロック
          1.        192
          2.        193
        3. 5.3.30.3 システム
          1.        195
          2.        196
        4. 5.3.30.4 EFUSE
          1.        198
        5. 5.3.30.5 VMON
          1.        200
      32. 5.3.31 電源
        1.       202
    4. 5.4 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  パワー オン時間 (POH) の制限
    5. 6.5  動作性能ポイント
    6. 6.6  電気的特性
      1. 6.6.1  I2C オープン ドレイン フェイルセーフ (I2C OD FS) の電気的特性
      2. 6.6.2  フェイルセーフ リセット (FS Reset) の電気的特性
      3. 6.6.3  HFOSC/LFOSC の電気的特性
      4. 6.6.4  eMMCPHY の電気的特性
      5. 6.6.5  SDIO の電気的特性
      6. 6.6.6  CSI2/DSI D-PHY の電気的特性
      7. 6.6.7  ADC12B の電気的特性
      8. 6.6.8  LVCMOS の電気的特性
      9. 6.6.9  USB2PHY の電気的特性
      10. 6.6.10 SerDes 2-L-PHY/4-L-PHY の電気的特性
      11. 6.6.11 UFS M-PHY の電気的特性
      12. 6.6.12 eDP/DP AUX-PHY の電気的特性
      13. 6.6.13 DDR0 の電気的特性
    7. 6.7  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.7.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.7.2 ハードウェア要件
      3. 6.7.3 プログラミング シーケンス
      4. 6.7.4 ハードウェア保証への影響
    8. 6.8  熱抵抗特性
      1. 6.8.1 ALZ パッケージの熱抵抗特性
    9. 6.9  温度センサの特性
    10. 6.10 タイミングおよびスイッチング特性
      1. 6.10.1 タイミング パラメータおよび情報
      2. 6.10.2 電源シーケンス
        1. 6.10.2.1 電源スルーレートの要件
        2. 6.10.2.2 MCU およびメイン ドメインの結合パワーアップ シーケンシング
        3. 6.10.2.3 MCU とメイン ドメインの結合パワーダウン シーケンス
        4. 6.10.2.4 MCU およびメイン ドメインの分離パワーアップ シーケンシング
        5. 6.10.2.5 MCU およびメイン ドメインの分離パワーダウン シーケンス
        6. 6.10.2.6 独立した MCU およびメイン ドメイン、MCUのみ状態への移行および復帰シーケンス
        7. 6.10.2.7 独立した MCU およびメイン ドメイン、DDR 保持状態への移行および復帰
        8. 6.10.2.8 独立した MCU とメイン ドメイン、GPIO 保持への移行および復帰シーケンス
      3. 6.10.3 システムのタイミング
        1. 6.10.3.1 リセット タイミング
        2. 6.10.3.2 安全信号タイミング
        3. 6.10.3.3 クロックのタイミング
      4. 6.10.4 クロック仕様
        1. 6.10.4.1 入力および出力クロック / 発振器
          1. 6.10.4.1.1 WKUP_OSC0 内部発振器クロック ソース
            1. 6.10.4.1.1.1 負荷容量
            2. 6.10.4.1.1.2 シャント容量
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS デジタル クロック ソース
          3. 6.10.4.1.3 補助 OSC1 内部発振器クロック ソース
            1. 6.10.4.1.3.1 負荷容量
            2. 6.10.4.1.3.2 シャント容量
          4. 6.10.4.1.4 補助 OSC1 LVCMOS デジタル クロック ソース
          5. 6.10.4.1.5 補助 OSC1 未使用
        2. 6.10.4.2 出力クロック
        3. 6.10.4.3 PLL
        4. 6.10.4.4 モジュールおよびペリフェラル クロックの周波数
      5. 6.10.5 ペリフェラル
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK のタイミング要件
          2. 6.10.5.1.2 ATL_AWS[x] のタイミング要件
          3. 6.10.5.1.3 ATL_BWS[x] のタイミング要件
          4. 6.10.5.1.4 ATCLK[x] のスイッチング特性
        2. 6.10.5.2  CPSW2G
          1. 6.10.5.2.1 CPSW2G MDIO インターフェイスのタイミング
          2. 6.10.5.2.2 CPSW2G RMII のタイミング
            1. 6.10.5.2.2.1 CPSW2G RMII[x]_REF_CLK のタイミング要件 – RMII モード
            2. 6.10.5.2.2.2 CPSW2G RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RX_ER のタイミング要件 – RMII モード
            3. 6.10.5.2.2.3 CPSW2G RMII[x]_TXD[1:0]、RMII[x]_TX_EN のスイッチング特性 – RMII モード
          3. 6.10.5.2.3 CPSW2G RGMII のタイミング
            1. 6.10.5.2.3.1 RGMII[x]_RXC のタイミング要件 – RGMII モード
            2. 6.10.5.2.3.2 RGMII[x]_RD[3:0]、 RGMII[x]_RCTL の CPSW2G タイミング要件 – RGMII モード
            3. 6.10.5.2.3.3 CPSW2G RGMII[x]_TXC のスイッチング特性 – RGMII モード
            4. 6.10.5.2.3.4 RGMII[x]_TD[3:0]、 RGMII[x]_TX_CTL のスイッチング特性 – RGMII モード
        3. 6.10.5.3  CSI-2
        4. 6.10.5.4  DDRSS
        5. 6.10.5.5  DSS
        6. 6.10.5.6  eCAP
          1. 6.10.5.6.1 eCAP のタイミング要件
          2. 6.10.5.6.2 eCAP のスイッチング特性
        7. 6.10.5.7  EPWM
          1. 6.10.5.7.1 eHRPWM のタイミング要件
          2. 6.10.5.7.2 eHRPWM のスイッチング特性
        8. 6.10.5.8  eQEP
          1. 6.10.5.8.1 eQEP のタイミング要件
          2. 6.10.5.8.2 eQEP のスイッチング特性
        9. 6.10.5.9  GPIO
          1. 6.10.5.9.1 GPIO のタイミング要件
          2. 6.10.5.9.2 GPIO スイッチング特性
        10. 6.10.5.10 GPMC
          1. 6.10.5.10.1 GPMC および NOR フラッシュ — 同期モード
            1. 6.10.5.10.1.1 GPMC および NOR フラッシュのタイミング要件 — 同期モード
            2. 6.10.5.10.1.2 GPMC および NOR フラッシュのスイッチング特性 - 同期モード
          2. 6.10.5.10.2 GPMC および NOR フラッシュ — 非同期モード
            1. 6.10.5.10.2.1 GPMC および NOR フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.10.2.2 GPMC および NOR フラッシュのスイッチング特性 – 非同期モード
          3. 6.10.5.10.3 GPMC および NAND フラッシュ — 非同期モード
            1. 6.10.5.10.3.1 GPMC および NAND フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.10.3.2 GPMC および NAND フラッシュのスイッチング特性 – 非同期モード
          4. 6.10.5.10.4 GPMC0 IOSET
        11. 6.10.5.11 HyperBus
          1. 6.10.5.11.1 HyperBus のタイミング要件
          2. 6.10.5.11.2 HyperBus 166 MHz のスイッチング特性
          3. 6.10.5.11.3 HyperBus 100 MHz のスイッチング特性
        12. 6.10.5.12 I2C
        13. 6.10.5.13 I3C
        14. 6.10.5.14 MCAN
        15. 6.10.5.15 MCASP
        16. 6.10.5.16 MCSPI
          1. 6.10.5.16.1 MCSPI — コントローラ モード
          2. 6.10.5.16.2 MCSPI — ペリフェラル モード
        17. 6.10.5.17 MMCSD
          1. 6.10.5.17.1 MMC0 - eMMC インターフェイス
            1. 6.10.5.17.1.1 レガシー SDR モード
            2. 6.10.5.17.1.2 高速 SDR モード
            3. 6.10.5.17.1.3 高速 DDR モード
            4. 6.10.5.17.1.4 HS200 モード
            5. 6.10.5.17.1.5 HS400 モード
          2. 6.10.5.17.2 MMC1/2 - SD/SDIO インターフェイス
            1. 6.10.5.17.2.1 デフォルト速度モード
            2. 6.10.5.17.2.2 高速モード
            3. 6.10.5.17.2.3 UHS–I SDR12 モード
            4. 6.10.5.17.2.4 UHS–I SDR25 モード
            5. 6.10.5.17.2.5 UHS–I SDR50 モード
            6. 6.10.5.17.2.6 UHS–I DDR50 モード
            7. 6.10.5.17.2.7 UHS–I SDR104 モード
        18. 6.10.5.18 CPTS
          1. 6.10.5.18.1 CPTS のタイミング要件
          2. 6.10.5.18.2 CPTS スイッチング特性
        19. 6.10.5.19 OSPI
          1. 6.10.5.19.1 OSPI0/1 PHY モード
            1. 6.10.5.19.1.1 PHY データ トレーニング付き OSPI0/1
            2. 6.10.5.19.1.2 データ トレーニングなし OSPI
              1. 6.10.5.19.1.2.1 OSPI のタイミング要件 – SDR モード
              2. 6.10.5.19.1.2.2 OSPI のスイッチング特性 – SDR モード
              3. 6.10.5.19.1.2.3 OSPI のタイミング要件 – DDR モード
              4. 6.10.5.19.1.2.4 OSPI のスイッチング特性 - PHY DDR モード
          2. 6.10.5.19.2 OSPI0/1 タップ モード
            1. 6.10.5.19.2.1 OSPI0 タップ SDR のタイミング
            2. 6.10.5.19.2.2 OSPI0 タップ DDR のタイミング
        20. 6.10.5.20 PCIE
        21. 6.10.5.21 タイマ
          1. 6.10.5.21.1 タイマのタイミング要件
          2. 6.10.5.21.2 タイマのスイッチング特性
        22. 6.10.5.22 UART
          1. 6.10.5.22.1 UART のタイミング要件
          2. 6.10.5.22.2 UART スイッチング特性
        23. 6.10.5.23 USB
      6. 6.10.6 エミュレーションおよびデバッグ
        1. 6.10.6.1 トレース
        2. 6.10.6.2 JTAG
          1. 6.10.6.2.1 JTAG の電気的データおよびタイミング
            1. 6.10.6.2.1.1 JTAG のタイミング要件
            2. 6.10.6.2.1.2 JTAG のスイッチング特性
  8. 7 詳細説明
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源のデカップリングおよび バルク コンデンサ
        1. 8.1.1.1 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG および EMU
      4. 8.1.4 リセット
      5. 8.1.5 未使用のピン
      6. 8.1.6 JacintoTM 7 デバイスのハードウェア設計ガイド
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 LPDDR4 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI および QSPI 基板の設計およびレイアウト ガイドライン
        1. 8.2.2.1 ループバックなしおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル フラッシュ デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 VMON/POK を使用したシステム電源監視の設計ガイドライン
      5. 8.2.5 高速差動信号のルーティング ガイド
      6. 8.2.6 熱ソリューション ガイダンス
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 商標
    5. 9.5 サポート・リソース
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ALZ|770
サーマルパッド・メカニカル・データ
発注情報

6.1 絶対最大定格

自由気流での動作温度範囲内 (特に記述のない限り) (1)(2)
パラメータ 最小値 最大値 単位
VDD_CORE メイン・ドメイン・コア電源 –0.3 1.05 V
VDD_MCU MCUSS コア電源 –0.3 1.05 V
VDD_CPU CPU コア電源 –0.3 1.05 V
VDD_MCU_WAKE1 MCU WAKE 機能のコア電源 –0.3 1.05 V
VDD_WAKE0 メイン・ドメイン WAKE 機能のコア電源 –0.3 1.05 V
VDDA_0P8_DLL_MMC0 MMC0 DLL アナログ電源 –0.3 1.05 V
VDDAR_CORE メイン・ドメイン RAM 電源 –0.3 1.05 V
VDDAR_MCU MCUSS RAM 電源 –0.3 1.05 V
VDDAR_CPU CPU RAM 電源 –0.3 1.05 V
VDDA_0P8_DSITX DSITX クロック電源 –0.3 1.05 V
VDDA_0P8_DSITX_C DSITX クロック電源 –0.3 1.05 V
VDDA_0P8_CSIRX0_1 CSIRX アナログ電源 LOW –0.3 1.05 V
VDDA_0P8_SERDES0_1 SERDES0-1 アナログ電源 LOW –0.3 1.05 V
VDDA_0P8_SERDES_C0_1 SERDES0-1 クロック電源 –0.3 1.05 V
VDDA_0P8_USB USB0-1 0.8V アナログ電源 –0.3 1.05 V
VDDA_0P8_PLL_DDR0 DDR0 PLL アナログ電源 –0.3 1.05 V
VDDA_0P8_PLL_DDR1 DDR1 PLL アナログ電源 –0.3 1.05 V
VDDA_1P8_USB USB0-1 1.8V アナログ電源 –0.3 2.2 V
VDDA_1P8_DSITX DSITX アナログ電源 HIGH –0.3 2.2 V
VDDA_1P8_CSIRX0_1 CSIRX アナログ電源 HIGH –0.3 2.2 V
VDDA_1P8_SERDES0_1 SERDES0-1 アナログ電源 HIGH –0.3 2.2 V
VDDA_1P8_SERDES2_4 SERDES2-4 アナログ電源 HIGH –0.3 2.2 V
VDDA_3P3_USB USB0-1 3.3V アナログ電源 –0.3 3.8 V
VDDA_MCU_PLLGRP0 MCU PLL グループ 0 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP0 メイン PLL グループ 0 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP1 メイン PLL グループ 1 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP2 メイン PLL グループ 2 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP5 メイン PLL グループ 5 のアナログ電源 (DDR) –0.3 2.2 V
VDDA_PLLGRP6 メイン PLL グループ 6 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP7 メイン PLL グループ 7 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP8 メイン PLL グループ 8 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP9 メイン PLL グループ 9 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP10 メイン PLL グループ 10 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP12 メイン PLL グループ 12 のアナログ電源 –0.3 2.2 V
VDDA_PLLGRP13 メイン PLL グループ 13 のアナログ電源 –0.3 2.2 V
VDDA_WKUP WKUP ドメインの発振器電源 –0.3 2.2 V
VDDA_ADC0 ADC アナログ電源 –0.3 2.2 V
VDDA_ADC1 ADC アナログ電源 –0.3 2.2 V
VDDA_MCU_TEMP MCU ドメインの温度センサ 0 のアナログ電源 –0.3 2.2 V
VDDA_POR_WKUP WKUP ドメイン・アナログ電源 –0.3 2.2 V
VDDA_TEMP_0 温度センサ 0 のアナログ電源 –0.3 2.2 V
VDDA_TEMP_1 温度センサ 1 のアナログ電源 –0.3 2.2 V
VDDA_TEMP_2 温度センサ 2 のアナログ電源 -0.3 2.2 V
VDDA_TEMP_3 温度センサ 3 のアナログ電源 –0.3 2.2 V
VDDA_TEMP_4 温度センサ 4 のアナログ電源 –0.3 2.2 V
VDDA_OSC1 HFOSC1 電源 –0.3 2.2 V
VDDS_DDR DDR インターフェイス電源 -0.3 1.2 V
VDDS_DDR_C0 DDR0 メモリ・クロック・ビット (MCB) マクロの IO 電源 -0.3 1.2 V
VDDS_DDR_C1 DDR1 メモリ・クロック・ビット (MCB) マクロの IO 電源 -0.3 1.2 V
VDDS_MMC0 MMC0 IO 電源 –0.3 2.2 V
VDDSHV0_MCU IO 電源の MCUSS 汎用 IO グループ、MCU およびメイン・ドメインのウォーム・リセット・ピン 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV0 メイン・ドメイン全般の IO 電源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV1_MCU MCUSS IO グループ 1 の IO 電源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV2_MCU MCUSS IO グループ 2 の IO 電源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV2 メイン・ドメイン IO グループ 2 の IO 電源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VDDSHV5 メイン・ドメイン IO グループ 5 の IO 電源 1.8V –0.3 2.2 V
3.3V –0.3 3.8
VPP_CORE コア eFuse ドメインの電源電圧範囲 –0.3 1.89 V
VPP_MCU MCU eFuse ドメインの電源電圧範囲 –0.3 1.89 V
USB0_VBUS(8) USB VBUS コンパレータ入力の電圧範囲 -0.3 3.6 V
すべてのフェイルセーフ IO ピンの定常状態の最大電圧 I2C0_SCL、I2C0_SDA、WKUP_I2C0_SCL、WKUP_I2C0_SDA、MCU_I2C0_SCL、MCU_I2C0_SDA、EXTINTn –0.3 3.8 V
MCU_PORz、PORz –0.3 3.8 V
他のすべての IO ピンの定常状態の最大電圧(3) VMON1_ER_VSYS、VMON3_IR_VEXT1P8、VMON4_IR_VEXT1P8 –0.3 2.2 V
VMON2_IR_VCPU、VMON6_IR_VEXT0P8(7) –0.3 1.05
VMON5_IR_VEXT3P3(7) –0.3 3.8
その他のすべての IO ピン –0.3 IO 電源電圧 + 0.3 V
IO ピンの過渡オーバーシュートおよびアンダーシュートの仕様 信号周期の最大 20% にわたって IO 電源電圧の 20%
(図 6-1、「IO 過渡電圧範囲」を参照) 		0.2 × VDD(6) V
ラッチアップ性能、Class II (125℃)(4) I 試験 -100 100 mA
過電圧 (OV) 試験 該当なし 1.5 × VDD(6) V
TSTG(5) 保存温度 –55 +150 ℃
(1) 絶対最大定格の範囲外の動作は、デバイスの永続的な損傷の原因となる可能性があります。絶対最大定格は、これらの条件において、または「推奨動作条件」に示された値を超える他のいかなる条件でも、本製品が正しく動作することを暗に示すものではありません。「絶対最大定格」の範囲内であっても「推奨動作条件」の範囲外で使用した場合、本デバイスは完全に機能するとは限らず、このことが本デバイスの信頼性、機能、性能に影響を及ぼし、本デバイスの寿命を縮める可能性があります。
(2) すべての電圧値は、特に記述のない限り、関連付けられた VSS または VSSA_x を基準とします。
(3) このパラメータはフェイルセーフでないすべての IO ピンに適用され、IO 電源電圧のすべての値に要件が適用されます。たとえば、特定の IO 電源に印加される電圧が 0V の場合、その電源から供給される IO の有効な入力電圧範囲は -0.3V～+0.3V になります。ペリフェラル・デバイスに電力を供給する電源がそれぞれの IO 電源に電力を供給する電源と同じでない場合は、特別な注意が必要です。接続されているペリフェラルにおいて、電源のランプアップやランプダウンのシーケンスなど、有効な入力電圧範囲外の電圧を供給しないことが重要になります。
(4) 電流パルス注入：
JEDEC JESD78E (Class II) に従ってピンにストレスを加え、規定の I/O ピン注入電流と最大推奨 I/O 電圧の +1.5 倍および -0.5 倍のクランプ電圧に合格しました。
過電圧性能：
JEDEC JESD78E (Class II) に従って電源にストレスを加え、規定の電圧注入に合格しました。
(5) テープ・アンド・リールの保存温度範囲は [–10℃; +50℃]、最大相対湿度は 70% です。使用前に室温に戻すことをお勧めします。
(6) VDD は、IO の対応する電源ピンの電圧です。
(7) VMON ピンを使用してシステムの電源を監視できます。詳細については、「VMON/POK によるシステム電源監視の設計ガイドライン」を参照してください。
(8) このデバイス・ピンに印加される電圧を制限するには、外付けの抵抗デバイダが必要です。詳細については、「USB VBUS の設計ガイドライン」を参照してください。

フェイルセーフ IO 端子は、それぞれの IO 電源電圧に依存しないように設計されています。これにより、該当する IO 電源がオフのときに、これらの IO 端子に外部電圧源を接続できます。フェイルセーフである具体的な信号については、「すべてのフェイルセーフ IO ピンの定常状態の最大電圧」のパラメータで示してあります。それ以外の IO 端子はいずれもフェイルセーフではなく、それらに印加される電圧は、「絶対最大定格」の「他のすべての IO ピンの定常状態の最大電圧」のパラメータで定義されている値に制限する必要があります。

AM68A AM68 IO 過渡電圧範囲
A. Tovershoot + Tundershoot < Tperiod の 20%
図 6-1 IO 過渡電圧範囲