デバイスの IEEE 1149.1 Standard–Test–Access ポートの機能および追加の説明情報については、「信号の説明 」、「詳細説明」の対応するセクションを参照してください。
注: JTAG 信号は、デバイス上の 2 つの IO 電源ドメインに分割されます。このセクションで定義するタイミング パラメータは、2 つの IO 電源ドメインが同じ電圧で動作し、レベルシフタが信号パスに挿入されていない場合にのみ適用されます。2 つの IO 電源ドメインを異なる電圧で動作させる場合、以下のタイミング パラメータの値は定義されません。一部が 1.8V で動作し、他の部分が 3.3V で動作している場合には、デバイスの IO バッファを通る伝搬遅延が異なるからです。これにより、タイミング マージンは、 このセクションで定義される値よりも実質的に減少します。システム設計者が適切なレベル シフタを実装し、異なる電圧で動作しているレベル シフタと IO バッファによって挿入される追加の遅延に対応するために動作周波数を低下させるならば、2 つの IO 電源ドメインが異なる電圧で動作していても JTAG インターフェイスは引き続き機能することが期待されます。
表 6-94 JTAG のタイミング条件
パラメータ |
最小値 |
最大値 |
単位 |
入力条件 |
SRI |
入力スルーレート |
0.50 |
2.00 |
V/ns |
出力条件 |
CL |
出力負荷容量 |
5 |
15 |
pF |
PCB 接続要件 |
td(Trace Delay) |
各パターンの伝搬遅延 |
83.5 |
1000(1) |
ps |
td(Trace Mismatch Delay) |
すべてのパターンにわたる伝搬遅延の不整合 |
|
100 |
ps |
(1) JTAG 信号トレースに関連する最大伝搬遅延は、最大 TCK 動作周波数に大きな影響を及ぼします。トレース遅延をこの値より大きくすることも可能ですが、追加のトレース遅延を考慮して TCK の動作周波数を下げる必要があります。