6.10.2.4 MCU およびメインドメインの分離パワーアップシーケンシング

MCU とメイン電圧ドメインの分離により、SoC の MCU とメインプロセッササブシステムは独立して動作できます。SoC の PDN 設計において、MCU とメインプロセッサの分離機能をサポートする必要がある理由は、2 つあります。第 1 には、SoC の低消費電力モードを有効にするフレキシビリティを提供することです。このモードを使用すると、プロセッサの動作が不要なときに SoC の消費電力を大幅に低減できます。第 2 に、単一の障害が MCU およびメインプロセッササブシステムの両方に影響を及ぼすという干渉を回避すること (FFI) により、堅牢性を実現できます。これは、SoC の MCU をシステムの安全監視プロセッサとして使用する場合に特に有益です。必要とされる追加の PDN 電源レールの数は、異なる MCU IO 信号電圧レベルの数によって異なります。1.8V IO 信号のみを使用する場合は、必要とされる追加の電源レールは 2 つです。1.8V および 3.3V の IO 信号が必要な場合は、4 つの追加電源レールが必要になります。

AM69A AM69 MCU およびメインドメインの分離、プライマリパワーアップシーケンス

A. T1 タイムスタンプの記号：

T0 – すべての 3.3V 電圧が、V_{OPR MIN} まで電源ランプアップを開始します。(0 ms)
T1 – すべての 1.8V 電圧が、V_{OPR MIN} まで電源ランプアップを開始します。(2 ms)
T3 – すべてのコア電圧が、V_{OPR MIN} まで電源ランプアップを開始します。(3 ms)
T3 – すべての RAM アレイ電圧が、V_{OPR MIN} まで電源ランプアップを開始します。(4 ms)
T4 – OSC1 は安定しており、PORz/MCU_PORz はアサート解除されて、プロセッサをリセットから解放します。(13 ms)

B. 3.3 V デジタルインターフェイスをサポートするために 3.3V が供給される、いずれかの MCU またはメインデュアル電圧 IO 電源(VDDSHVn_MCU または VDDSHVn)。一部の電源では、PDN 設計により、異なる電源リソースを使用し、それぞれのターンオンおよびランプアップ遅延が異なるため、開始時間が T0 と T1 の間で変動する場合があります。

C. 1.8V デジタルインターフェイスをサポートするために 1.8V が供給される、いずれかの MCU またはメインデュアル電圧 IO 電源(VDDSHVn_MCU または VDDSHVn)。eMMC メモリを使用する場合、PDN 設計により電源が VDD_MMC0 とグループ化されているため、メインの 1.8V 電源は、T3 に合わせて開始時間が遅延する可能性があります。

D. VDDSHV5 は、SD メモリカード用の MMC1 信号処理をサポートしています。規格準拠の UHS-I SD カード動作が必要な場合は、独立したデュアル電圧 (3.3V/1.8V) 電源およびレールが必要です。3.3V へのランプアップの開始は、図に示すように、他の 3.3V ドメインと同じです。SD カードが不要な場合や、3.3V 固定動作の標準データレートが許容される場合は、この電源をデジタル IO 3.3V 電源レールにグループ化できます。SD カードが固定 1.8V で動作できる場合は、この電源をデジタル IO 1.8V 電源レールにグループ化できます。

E. VDDA_3P3_USB は、USB 2.0 差動インターフェイス信号伝達に使用する 3.3V アナログ電源です。最良のシグナルインテグリティを実現して USB データアイマスクに準拠するために、低ノイズのアナログ電源を推奨します。3.3V へのランプアップの開始は、図に示すように、他の 3.3V ドメインと同じです。USB インターフェイスが不要な場合や、データビットエラーが許容される場合は、直接または電源フィルタ経由で、この電源を3.3V デジタル IO 電源レールにグループ化できます。

F. VDDA_1P8_<clk/pll/ana> は、クロック発振器、PLL、およびアナログ回路をサポートする 1.8V アナログドメインであり、最適な性能を得るために低ノイズ電源が必要です。高周波スイッチングノイズがクロック、PLL、DLL 信号のジッタ性能に悪影響を及ぼす可能性があるため、デジタルの VDDSHVN_MCU と VDDSHVn IO ドメインを結合することは推奨しません。アナログ VDDA_1p8_<phy> ドメインの結合は避けるべきですが、グループ化する場合は、インラインフェライトビーズで電源をフィルタリングする必要があります。

G. VDDA_1P8_<phy> は、複数のシリアル PHY インターフェイスをサポートする 1.8V アナログドメインです。最良のシグナルインテグリティ、インターフェイス性能、仕様準拠を実現するため、低ノイズのアナログ電源を推奨します。これらのインターフェイスのいずれかが不要であるか、またはデータビットエラーや非準拠動作が許容できる場合には、直接またはインライン電源フィルタ経由で、このドメインをデジタル IO 1.8V 電源レールにグループ化できます。

H. VDDA_0P8_<dll/pll> は、PLL および DLL 回路をサポートする 0.8V アナログドメインであり、最適な性能を得るために低ノイズ電源が必要です。高周波スイッチングノイズが PLL および DLL 信号のジッタ性能に悪影響を及ぼす可能性があるため、これらのドメインを他の 0.8V ドメインと結合することは推奨しません。

I. VDD_MCU は、広い動作電圧範囲を持つデジタル電圧ドメインであり、VDDAR_MCU ドメインまたは VDD_CORE のいずれかとグループ化できます。「MCU およびメインドメインの分離パワーアップシーケンス」では、VDD_MCU は VDDAR_MCU とグループ化できます。 VDD_MCU は T2 よりも前にランプアップする必要があります。VDDAR_MCU が VDD_MCU とグループ化されていない場合、T3 でランプする必要があります。

J. パワーアップシーケンス中に MCU_PORz および PORz が High にアサートされてから、MCU_BOOTMODEn ( MCU_VDDSHV0 を基準とする) および BOOTMODEn ( VDDSHV2 を基準とする) 設定をレジスタにラッチするまでの最小セットアップおよびホールド時間を表示。

K. 水晶発振器回路に電源が供給されたとき (T1 の VDDA_OSC1) から、安定したクロック周波数に達するまでの最小経過時間は、水晶発振器、コンデンサのパラメータ、および PCB 寄生値によって異なります。余裕を見た経過時間として、(T4 – T1) タイムスタンプで定義される 10ms を示します。お客様のクロック回路 (すなわち、水晶発振器またはクロックジェネレータ) および PCB の設計によっては、この値を低減できる可能性があります。

図 6-5 MCU およびメインドメインの分離、プライマリパワーアップシーケンス

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）

サーマルパッド・メカニカル・データ

発注情報

6.10.2.4 MCU およびメイン ドメインの分離パワーアップ シーケンシング

6.10.2.4 MCU およびメインドメインの分離パワーアップシーケンシング