JAJSQ13C February 2023 – June 2024 AM69 , AM69A
PRODMIX
デバイスごとのパッケージ図は、PDF版データシートをご参照ください。
表 6-88、図 6-104、表 6-89、図 6-105 に、OSPI0 タップ DDR モードのタイミング要件とスイッチング特性を示します。
番号 | モード | 最小値 | 最大値 | 単位 | ||
---|---|---|---|---|---|---|
O13 | tsu(D-CLK) | セットアップ時間、OSPI0/1_D[7:0] 有効からアクティブ OSPI0/1_CLK エッジまで | ループバックなし | (12.04 - (0.975T(1)R(2))) | ns | |
O14 | th(CLK-D) | ホールド時間、OSPI0/1_CLK のアクティブ エッジから OSPI0/1_D[7:0] 有効の間 | ループバックなし | (1.84 + (0.975T(1)R(2))) | ns |
番号 | パラメータ | モード | 最小値 | 最大値 | 単位 | |
---|---|---|---|---|---|---|
O1 | tc(CLK) | サイクル時間、OSPI0/1_CLK | 40 | ns | ||
O2 | tw(CLKL) | パルス幅、OSPI0/1_CLK Low | ((0.475P(1)) - 0.3) | ns | ||
O3 | tw(CLKH) | パルス幅、OSPI0/1_CLK high | ((0.475P(1)) - 0.3) | ns | ||
O4 | td(CSn-CLK) | 遅延時間、OSPI0/1_CSn[3:0] アクティブ エッジから OSPI0/1_CLK 立ち上がりエッジまで | ((0.475P(1)) + ((0.975M(2)R(4)) - 1) | ((0.525P(1)) + (1.025M(2)R(4)) + 1) | ns | |
O5 | td(CLK-CSn) | 遅延時間、OSPI0/1_CLK 立ち上がりエッジから OSPI0/1_CSn[3:0] 非アクティブ エッジまで | ((0.475P(1)) + (0.975N(3)R(4)) - 1) | ((0.525P(1)) + (1.025N(3)R(4)) + 1) | ns | |
O6 | td(CLK-D) | 遅延時間、OSPI0/1_CLK アクティブ エッジから OSPI0/1_D[7:0] 遷移まで | (-17.94 + (0.975T(5)R(4))) | (-1.56 + (1.025T(5)R(4))) | ns |