JAJSET6B
December 2017 – January 2019
AMIC120
PRODUCTION DATA.
1
デバイスの概要
1.1
特長
1.2
アプリケーション
1.3
概要
1.4
機能ブロック図
2
改訂履歴
3
Device Comparison
3.1
Related Products
4
Terminal Configuration and Functions
4.1
Pin Diagrams
Table 4-1
ZDN Ball Map [Section Top Left - Top View]
Table 4-2
ZDN Ball Map [Section Top Middle - Top View]
Table 4-3
ZDN Ball Map [Section Top Right - Top View]
Table 4-4
ZDN Ball Map [Section Middle Left - Top View]
Table 4-5
ZDN Ball Map [Section Middle Middle - Top View]
Table 4-6
ZDN Ball Map [Section Middle Right - Top View]
Table 4-7
ZDN Ball Map [Section Bottom Left - Top View]
Table 4-8
ZDN Ball Map [Section Bottom Middle - Top View]
Table 4-9
ZDN Ball Map [Section Bottom Right - Top View]
4.2
Pin Attributes
4.3
Signal Descriptions
4.3.1
ADC Interfaces
4.3.2
CAN Interfaces
4.3.3
Debug Subsystem Interface
4.3.4
Ethernet (GEMAC_CPSW) Interfaces
4.3.5
External Memory Interfaces
4.3.6
General Purpose IOs
4.3.7
HDQ Interface
4.3.8
I2C Interfaces
4.3.9
McASP Interfaces
4.3.10
Miscellaneous
4.3.11
PRU-ICSS0 Interface
4.3.12
PRU-ICSS1 Interface
4.3.13
QSPI Interface
4.3.14
RTC Subsystem Interface
4.3.15
Removable Media Interfaces
4.3.16
SPI Interfaces
4.3.17
Timer Interfaces
4.3.18
UART Interfaces
4.3.19
USB Interfaces
4.3.20
eCAP Interfaces
4.3.21
eHRPWM Interfaces
4.3.22
eQEP Interfaces
5
Specifications
5.1
Absolute Maximum Ratings
5.2
ESD Ratings
5.3
Power-On Hours (POH)
5.4
Operating Performance Points
5.5
Recommended Operating Conditions
5.6
Power Consumption Summary
5.7
DC Electrical Characteristics
5.8
ADC0: Analog-to-Digital Subsystem Electrical Parameters
5.9
Thermal Resistance Characteristics
Table 5-6
Thermal Resistance Characteristics (NFBGA Package) [ZDN]
5.10
External Capacitors
5.10.1
Voltage Decoupling Capacitors
5.10.1.1
Core Voltage Decoupling Capacitors
5.10.1.2
IO and Analog Voltage Decoupling Capacitors
5.10.2
Output Capacitors
5.11
Timing and Switching Characteristics
5.11.1
Power Supply Sequencing
5.11.1.1
Power Supply Slew Rate Requirement
5.11.1.2
Power-Up Sequencing
5.11.1.3
Power-Down Sequencing
5.11.2
Clock
5.11.2.1
PLLs
5.11.2.1.1
Digital Phase-Locked Loop Power Supply Requirements
5.11.2.2
Input Clock Specifications
5.11.2.3
Input Clock Requirements
5.11.2.3.1
OSC0 Internal Oscillator Clock Source
Table 5-11
OSC0 Crystal Circuit Requirements
Table 5-12
OSC0 Crystal Circuit Characteristics
5.11.2.3.2
OSC0 LVCMOS Digital Clock Source
5.11.2.3.3
OSC1 Internal Oscillator Clock Source
Table 5-14
OSC1 Crystal Circuit Requirements
Table 5-15
OSC1 Crystal Circuit Characteristics
5.11.2.3.4
OSC1 LVCMOS Digital Clock Source
5.11.2.3.5
OSC1 Not Used
5.11.2.4
Output Clock Specifications
5.11.2.5
Output Clock Characteristics
5.11.2.5.1
CLKOUT1
5.11.2.5.2
CLKOUT2
5.11.3
Timing Parameters and Board Routing Analysis
5.11.4
Recommended Clock and Control Signal Transition Behavior
5.11.5
Controller Area Network (CAN)
5.11.5.1
DCAN Electrical Data and Timing
Table 5-17
Timing Requirements for DCANx Receive
Table 5-18
Switching Characteristics for DCANx Transmit
5.11.6
DMTimer
5.11.6.1
DMTimer Electrical Data and Timing
Table 5-19
Timing Requirements for DMTimer [1-11]
Table 5-20
Switching Characteristics for DMTimer [4-7]
5.11.7
Ethernet Media Access Controller (EMAC) and Switch
5.11.7.1
Ethernet MAC and Switch Electrical Data and Timing
Table 5-21
Ethernet MAC and Switch Timing Conditions
5.11.7.1.1
Ethernet MAC/Switch MDIO Electrical Data and Timing
Table 5-22
Timing Requirements for MDIO_DATA
Table 5-23
Switching Characteristics for MDIO_CLK
Table 5-24
MDIO Switching Characteristics - MDIO_DATA
5.11.7.1.2
Ethernet MAC and Switch MII Electrical Data and Timing
Table 5-25
Timing Requirements for GMII[x]_RXCLK - MII Mode
Table 5-26
Timing Requirements for GMII[x]_TXCLK - MII Mode
Table 5-27
Timing Requirements for GMII[x]_RXD[3:0], GMII[x]_RXDV, and GMII[x]_RXER - MII Mode
Table 5-28
Switching Characteristics for GMII[x]_TXD[3:0], and GMII[x]_TXEN - MII Mode
5.11.7.1.3
Ethernet MAC and Switch RMII Electrical Data and Timing
Table 5-29
Timing Requirements for RMII[x]_REFCLK - RMII Mode
Table 5-30
Timing Requirements for RMII[x]_RXD[1:0], RMII[x]_CRS_DV, and RMII[x]_RXER - RMII Mode
Table 5-31
Switching Characteristics for RMII[x]_TXD[1:0], and RMII[x]_TXEN - RMII Mode
5.11.7.1.4
Ethernet MAC and Switch RGMII Electrical Data and Timing
Table 5-32
Timing Requirements for RGMII[x]_RCLK - RGMII Mode
Table 5-33
Timing Requirements for RGMII[x]_RD[3:0], and RGMII[x]_RCTL - RGMII Mode
Table 5-34
Switching Characteristics for RGMII[x]_TCLK - RGMII Mode
Table 5-35
Switching Characteristics for RGMII[x]_TD[3:0], and RGMII[x]_TCTL - RGMII Mode
5.11.8
External Memory Interfaces
5.11.8.1
General-Purpose Memory Controller (GPMC)
5.11.8.1.1
GPMC and NOR Flash—Synchronous Mode
Table 5-36
GPMC and NOR Flash Timing Conditions—Synchronous Mode
Table 5-37
GPMC and NOR Flash Timing Requirements—Synchronous Mode
Table 5-38
GPMC and NOR Flash Switching Characteristics—Synchronous Mode
5.11.8.1.2
GPMC and NOR Flash—Asynchronous Mode
Table 5-39
GPMC and NOR Flash Timing Conditions—Asynchronous Mode
Table 5-40
GPMC and NOR Flash Internal Timing Parameters—Asynchronous Mode
Table 5-41
GPMC and NOR Flash Timing Requirements—Asynchronous Mode
Table 5-42
GPMC and NOR Flash Switching Characteristics—Asynchronous Mode
5.11.8.1.3
GPMC and NAND Flash—Asynchronous Mode
Table 5-43
GPMC and NAND Flash Timing Conditions—Asynchronous Mode
Table 5-44
GPMC and NAND Flash Internal Timing Parameters—Asynchronous Mode
Table 5-45
GPMC and NAND Flash Timing Requirements—Asynchronous Mode
Table 5-46
GPMC and NAND Flash Switching Characteristics—Asynchronous Mode
5.11.8.2
Memory Interface
5.11.8.2.1
DDR3 and DDR3L Routing Guidelines
5.11.8.2.1.1
Board Designs
5.11.8.2.1.2
DDR3 Device Combinations
5.11.8.2.1.3
DDR3 Interface
5.11.8.2.1.3.1
DDR3 Interface Schematic
5.11.8.2.1.3.2
Compatible JEDEC DDR3 Devices
5.11.8.2.1.3.3
DDR3 PCB Stackup
5.11.8.2.1.3.4
DDR3 Placement
5.11.8.2.1.3.5
DDR3 Keepout Region
5.11.8.2.1.3.6
DDR3 Bulk Bypass Capacitors
5.11.8.2.1.3.7
DDR3 High-Speed Bypass Capacitors
5.11.8.2.1.3.7.1
Return Current Bypass Capacitors
5.11.8.2.1.3.8
DDR3 Net Classes
5.11.8.2.1.3.9
DDR3 Signal Termination
5.11.8.2.1.3.10
DDR3 DDR_VREF Routing
5.11.8.2.1.3.11
DDR3 VTT
5.11.8.2.1.4
DDR3 CK and ADDR_CTRL Topologies and Routing Definition
5.11.8.2.1.4.1
Using Two DDR3 Devices (x8 or x16)
5.11.8.2.1.4.1.1
CK and ADDR_CTRL Topologies, Two DDR3 Devices
5.11.8.2.1.4.1.2
CK and ADDR_CTRL Routing, Two DDR3 Devices
5.11.8.2.1.4.2
Using Four 8-Bit DDR3 Devices
5.11.8.2.1.4.2.1
CK and ADDR_CTRL Topologies, Four DDR3 Devices
5.11.8.2.1.4.2.2
CK and ADDR_CTRL Routing, Four DDR3 Devices
5.11.8.2.1.4.3
One 16-Bit DDR3 Device
5.11.8.2.1.4.3.1
CK and ADDR_CTRL Topologies, One DDR3 Device
5.11.8.2.1.4.3.2
CK and ADDR_CTRL Routing, One DDR3 Device
5.11.8.2.1.5
Data Topologies and Routing Definition
5.11.8.2.1.5.1
DQS[x] and DQ[x] Topologies, Any Number of Allowed DDR3 Devices
5.11.8.2.1.5.2
DQS[x] and DQ[x] Routing, Any Number of Allowed DDR3 Devices
5.11.8.2.1.6
Routing Specification
5.11.8.2.1.6.1
CK and ADDR_CTRL Routing Specification
5.11.8.2.1.6.2
DQS[x] and DQ[x] Routing Specification
5.11.8.2.2
LPDDR2 Routing Guidelines
5.11.8.2.2.1
LPDDR2 Board Designs
5.11.8.2.2.2
LPDDR2 Device Configurations
5.11.8.2.2.3
LPDDR2 Interface
5.11.8.2.2.3.1
LPDDR2 Interface Schematic
5.11.8.2.2.3.2
Compatible JEDEC LPDDR2 Devices
5.11.8.2.2.3.3
LPDDR2 PCB Stackup
5.11.8.2.2.3.4
LPDDR2 Placement
5.11.8.2.2.3.5
LPDDR2 Keepout Region
5.11.8.2.2.3.6
LPDDR2 Net Classes
5.11.8.2.2.3.7
LPDDR2 Signal Termination
5.11.8.2.2.3.8
LPDDR2 DDR_VREF Routing
5.11.8.2.2.4
Routing Specification
5.11.8.2.2.4.1
DQS[x] and DQ[x] Routing Specification
5.11.8.2.2.4.2
CK and ADDR_CTRL Routing Specification
5.11.9
Display Subsystem (DSS)
5.11.10
Camera (VPFE)
5.11.11
Inter-Integrated Circuit (I2C)
5.11.11.1
I2C Electrical Data and Timing
Table 5-69
I2C Timing Conditions - Slave Mode
Table 5-70
Timing Requirements for I2C Input Timings
Table 5-71
Switching Characteristics for I2C Output Timings
5.11.12
Multichannel Audio Serial Port (McASP)
5.11.12.1
McASP Device-Specific Information
5.11.12.2
McASP Electrical Data and Timing
Table 5-72
McASP Timing Conditions
Table 5-73
Timing Requirements for McASP
Table 5-74
Switching Characteristics for McASP
5.11.13
Multichannel Serial Port Interface (McSPI)
5.11.13.1
McSPI Electrical Data and Timing
5.11.13.1.1
McSPI—Slave Mode
Table 5-75
McSPI Timing Conditions—Slave Mode
Table 5-76
Timing Requirements for McSPI Input Timings—Slave Mode
Table 5-77
Switching Characteristics for McSPI Output Timings—Slave Mode
5.11.13.1.2
McSPI—Master Mode
Table 5-78
McSPI Timing Conditions—Master Mode
Table 5-79
Timing Requirements for McSPI Input Timings—Master Mode
Table 5-80
Switching Characteristics for McSPI Output Timings—Master Mode
5.11.14
Quad Serial Port Interface (QSPI)
Table 5-81
QSPI Switching Characteristics
5.11.15
HDQ/1-Wire Interface (HDQ/1-Wire)
5.11.15.1
HDQ Protocol
5.11.15.2
1-Wire Protocol
5.11.16
Programmable Real-Time Unit Subsystem and Industrial Communication Subsystem (PRU-ICSS)
5.11.16.1
Programmable Real-Time Unit (PRU-ICSS PRU)
Table 5-86
PRU-ICSS PRU Timing Conditions
5.11.16.1.1
PRU-ICSS PRU Direct Input/Output Mode Electrical Data and Timing
Table 5-87
PRU-ICSS PRU Timing Requirements - Direct Input Mode
Table 5-88
PRU-ICSS PRU Switching Requirements - Direct Output Mode
5.11.16.1.2
PRU-ICSS PRU Parallel Capture Mode Electrical Data and Timing
Table 5-89
PRU-ICSS PRU Timing Requirements - Parallel Capture Mode
5.11.16.1.3
PRU-ICSS PRU Shift Mode Electrical Data and Timing
Table 5-90
PRU-ICSS PRU Timing Requirements - Shift In Mode
Table 5-91
PRU-ICSS PRU Switching Requirements - Shift Out Mode
5.11.16.1.4
PRU-ICSS Sigma Delta Electrical Data and Timing
Table 5-92
PRU-ICSS Timing Requirements - Sigma Delta Mode
5.11.16.1.5
PRU-ICSS ENDAT Electrical Data and Timing
Table 5-93
PRU-ICSS Timing Requirements - ENDAT Mode
Table 5-94
PRU-ICSS Switching Requirements - ENDAT Mode
5.11.16.2
PRU-ICSS EtherCAT (PRU-ICSS ECAT)
Table 5-95
PRU-ICSS ECAT Timing Conditions
5.11.16.2.1
PRU-ICSS ECAT Electrical Data and Timing
Table 5-96
PRU-ICSS ECAT Timing Requirements - Input Validated With LATCH_IN
Table 5-97
PRU-ICSS ECAT Timing Requirements - Input Validated With SYNCx
Table 5-98
PRU-ICSS ECAT Timing Requirements - Input Validated With Start of Frame (SOF)
Table 5-99
PRU-ICSS ECAT Timing Requirements - LATCHx_IN
Table 5-100
PRU-ICSS ECAT Switching Requirements - Digital IOs
5.11.16.3
PRU-ICSS MII_RT and Switch
Table 5-101
PRU-ICSS MII_RT Switch Timing Conditions
5.11.16.3.1
PRU-ICSS MDIO Electrical Data and Timing
Table 5-102
PRU-ICSS MDIO Timing Requirements - MDIO_DATA
Table 5-103
PRU-ICSS MDIO Switching Characteristics - MDIO_CLK
Table 5-104
PRU-ICSS MDIO Switching Characteristics - MDIO_DATA
5.11.16.3.2
PRU-ICSS MII_RT Electrical Data and Timing
Table 5-105
PRU-ICSS MII_RT Timing Requirements - MII_RXCLK
Table 5-106
PRU-ICSS MII_RT Timing Requirements - MII[x]_TXCLK
Table 5-107
PRU-ICSS MII_RT Timing Requirements - MII_RXD[3:0], MII_RXDV, and MII_RXER
Table 5-108
PRU-ICSS MII_RT Switching Characteristics - MII_TXD[3:0] and MII_TXEN
5.11.16.4
PRU-ICSS Universal Asynchronous Receiver Transmitter (PRU-ICSS UART)
Table 5-109
Timing Requirements for PRU-ICSS UART Receive
Table 5-110
Switching Characteristics Over Recommended Operating Conditions for PRU-ICSS UART Transmit
5.11.17
Multimedia Card (MMC) Interface
5.11.17.1
MMC Electrical Data and Timing
Table 5-111
MMC Timing Conditions
Table 5-112
Timing Requirements for MMC[0]_CMD and MMC[0]_DAT[7:0]
Table 5-113
Timing Requirements for MMC[1/2]_CMD and MMC[1/2]_DAT[7:0]
Table 5-114
Switching Characteristics for MMC[x]_CLK
Table 5-115
Switching Characteristics for MMC[x]_CMD and MMC[x]_DAT[7:0]—HSPE=0
Table 5-116
Switching Characteristics for MMC[x]_CMD and MMC[x]_DAT[7:0]—HSPE=1
5.11.18
Universal Asynchronous Receiver/Transmitter (UART)
5.11.18.1
UART Electrical Data and Timing
Table 5-117
Timing Requirements for UARTx Receive
Table 5-118
for UARTx Transmit
5.11.18.2
UART IrDA Interface
5.12
Emulation and Debug
5.12.1
IEEE 1149.1 JTAG
5.12.1.1
JTAG Electrical Data and Timing
Table 5-121
Timing Requirements for JTAG
Table 5-122
Switching Characteristics for JTAG
6
Device and Documentation Support
6.1
Device Nomenclature
6.2
Tools and Software
6.3
Documentation Support
6.4
Community Resources
6.5
商標
6.6
静電気放電に関する注意事項
6.7
Glossary
7
Mechanical, Packaging, and Orderable Information
7.1
Via Channel
7.2
Packaging Information
パッケージ・オプション
デバイスごとのパッケージ図は、PDF版データシートをご参照ください。
メカニカル・データ(パッケージ|ピン)
ZDN|491
サーマルパッド・メカニカル・データ
発注情報
jajset6b_oa
1.1
特長
ハイライト
Sitara™ARM®Cortex®-A9 32ビットRISCプロセッサで、最高
300MHz
NEON™SIMDコプロセッサ およびベクトル浮動小数点(VFPv3)コプロセッサ
32KBのL1命令およびデータ・キャッシュ
256KBのL2キャッシュまたはL3 RAM
32ビットのLPDDR2、DDR3、DDR3Lをサポート
汎用メモリのサポート(NAND、NOR、SRAM): 最大16ビットのECCをサポート
リアルタイム・クロック(RTC)
最大2つのUSB 2.0 High-Speed、デュアル・ロール(ホストまたはデバイス)ポート、PHY搭載
10、100、1000イーサネット・スイッチ、最大2ポートをサポート(このデバイスでは1ポートのみをピン配置)
シリアル・インターフェイス
6つのUART、2つのMcASP、5つのMcSPI、3つのI
2
Cポート、1つのQSPI、1つのHDQまたは1線式
セキュリティ
暗号化ハードウェア・アクセラレータ(AES、SHA、RNG、DES、3DES)
2つの12ビット逐次比較型(SAR) ADC
最大3つの32ビット拡張キャプチャ(eCAP)モジュール
最大3つの拡張直交エンコーダ・パルス(eQEP)モジュール
最大6つの拡張高分解能PWM (eHRPWM)モジュール
MPUサブシステム
最高
300
MHzの処理速度を持つARM Cortex-A9 32ビットRISCマイクロプロセッサ
32KBのL1命令およびデータ・キャッシュ
256KBのL2キャッシュ(L3 RAMとしても構成可能)
256KBのオンチップ・ブートROM
64KBのオンチップRAM
エミュレーションおよびデバッグ
JTAG
組み込みトレース・バッファ
割り込みハンドラ
オンチップ・メモリ(共有L3 RAM)
256KBの汎用オンチップ・メモリ・コントローラ(OCMC) RAM
すべてのマスタからアクセス可能
高速ウェークアップ用の保持をサポート
最大512KBの合計内部RAM
(L3 RAMとして構成された256KBのARMメモリ + 256KBのOCMC RAM)
外部メモリ・インターフェイス(EMIF)
DDRコントローラ
LPDDR2: 266MHzクロック(データ速度LPDDR2-533)
DDR3およびDDR3L: 400MHzクロック(データ速度DDR-800)
32ビット・データ・バス
合計2GBのアドレッシング可能領域
1つのx32、2つのx16、または4つのx8メモリ・デバイス構成をサポート
汎用メモリ・コントローラ(GPMC)
柔軟な8および16ビットの非同期メモリ・インターフェイスと、最大7つのチップ・セレクト(NAND、NOR、Muxed-NOR、SRAM)
BCHコードを使用して4、8、または16ビットECCをサポート
ハミング・コードを使用して1ビットECCをサポート
エラー特定モジュール(ELM)
GPMCと組み合わせて使用すると、BCHアルゴリズムで生成されたシンドローム多項式により、データ・エラーのアドレスを特定可能
BCHアルゴリズムに基づいて、512バイトのブロックごとに4、8、または16ビットのエラーを特定可能
プログラマブル・リアルタイム・ユニット・サブシステムおよび産業用通信サブシステム(PRU-ICSS)
各種のプロトコルをサポート: EtherCAT®、 PROFIBUS®、 PROFINET®、 EtherNet/IP™、EnDat 2.2など
2つのプログラム可能リアルタイム・ユニット(PRU)サブシステム、それぞれに2つのPRUコアを搭載
各コアは32ビットのロード・アンド・ストアRISCプロセッサで、200MHzで実行可能
単一エラーの検出機能(パリティ)付きの、12KB (PRU-ICSS1)または4KB (PRU-ICSS0)の命令RAM
単一エラーの検出機能(パリティ)付きの、8KB (PRU-ICSS1)または4KB (PRU-ICSS0)のデータRAM
64ビット・アキュムレータを備えたシングル・サイクル32ビット乗算器
拡張GPIOモジュールにより、シフトイン/シフトアウトおよび外部信号の並列ラッチをサポート
単一エラーの検出機能(パリティ)付きの、12KB (PRU-ICSS1のみ)の共有RAM
各PRUからアクセス可能な3つの120バイト・レジスタ・バンク
システム入力イベント処理用の、割り込みコントローラ(INTC)モジュール
内部および外部マスタをPRU-ICSS内部のリソースに接続する、ローカル相互接続バス
PRU-ICSS内部のペリフェラル
最大12Mbpsをサポートする、1つのフロー制御ピン付きUARTポート
1つのeCAPモジュール
EtherCATなどの産業用イーサネットをサポートする、2つのMIIイーサネット・ポート
1つのMDIOポート
2つのPRU-ICSSサブシステムにより産業用通信をサポート
電源、リセット、クロック管理(PRCM)モジュール
ディープ・スリープ・モードの開始と終了を制御
スリープ・シーケンス、電力ドメインのスイッチオフ・シーケンス、ウェークアップ・シーケンス、電力ドメインのスイッチオン・シーケンスを制御
クロック
高周波発振器を搭載し、各種のシステムおよびペリフェラル・クロック用のリファレンス・クロック(19.2、24、25、26MHz)を生成
個別のクロックのイネーブル/ディセーブル制御をサポートしているため、サブシステムおよびペリフェラルでの消費電力低減を促進
5つのADPLLによりシステム・クロック(MPUサブシステム、DDRインターフェイス、USB、ペリフェラル [MMCおよびSD、UART、SPI、I
2
C]、L3、L4)を生成
電源
2つの切り替え不可電力ドメイン(RTCおよびウェークアップ・ロジック[WAKE-UP])
2つの切り替え可能電力ドメイン(MPUサブシステム、ペリフェラルとインフラストラクチャ [PER])
動的電圧周波数スケーリング(DVFS)
リアルタイム・クロック(RTC)
リアルタイムの日付(日、月、年、曜日)および時刻(時、分、秒)情報
32.768kHz発振器、RTCロジック、1.1V内部LDOを内蔵
独立のパワー・オン・リセット(RTC_PWRONRSTn)入力
外部ウェーク・イベント用の専用入力ピン(
RTC_WAKEUP
)
プログラム可能なアラームを使用して、ウェークアップ用にPRCMへ、またはイベント通知用にCortex-A9への内部割り込みを生成可能
プログラム可能なアラームと外部出力(RTC_PMIC_EN)を使用して、電力管理ICをイネーブルし、RTC以外の電力ドメインを復元可能
ペリフェラル
最大2つのUSB 2.0 High-Speed、デュアル・ロール(ホストまたはデバイス)ポート、PHY搭載
最大2つの産業用ギガビット・イーサネットMAC
(10、100、1000Mbps)
内蔵スイッチ
MACはMII、RMII、RGMII、MDIOインターフェイスをサポート
イーサネットのMACおよびスイッチは他の機能と独立して動作可能
IEEE 1588v2高精度時刻プロトコル(PTP)
最大2つのCANポート
CANバージョン2パートAおよびBをサポート
最大2つのマルチチャネル・オーディオ・シリアル・ポート(McASP)
最高50MHzの送信および受信クロック
McASPポートごとに最大4つのシリアル・データ・ピン、個々に独立したTXおよびRXクロック
時分割多重化(TDM)、IC間サウンド(I2S)、および類似のフォーマットをサポート
デジタル・オーディオ・インターフェイス送信(SPDIF、IEC60958-1、AES-3フォーマット)をサポート
送受信用FIFOバッファ(256バイト)
最大6つのUART
すべてのUARTがIrDAおよびCIRモードをサポート
すべてのUARTがRTSおよびCTSフロー制御をサポート
UART1は完全なモデム制御をサポート
最大5つのマスタおよびスレーブMcSPI
McSPI0~McSPI2は最大4つのチップ・セレクトをサポート
McSPI3およびMcSPI4は最大2つのチップ・セレクトをサポート
最高48MHz
1つのクワッドSPI
シリアルNOR FLASHからのXIP (eXecute In Place)をサポート
1つのDallas 1-Wire®およびHDQシリアル・インターフェイス
最大3つのMMC、SD、SDIOポート
1、4、8ビットMMC、SD、SDIOモード
すべてのポートが1.8~3.3Vで動作
最高48MHzのクロック
カード検出と書き込み保護をサポート
MMC4.3とSDおよびSDIO 2.0仕様に準拠
最大3つのI
2
Cマスタおよびスレーブ・インターフェイス
標準モード(最高100kHz)
ファースト・モード(最高400kHz)
最大6バンクの汎用I/O (GPIO)
バンクごとに32のGPIO (他の機能ピンと多重化)
GPIOは割り込み入力として使用可能(バンクごとに最大2つの割り込み入力)
最大3つの外部DMAイベント入力、割り込み入力としても使用可能
12個の32ビット汎用タイマ
DMTIMER1は1msタイマで、オペレーティング・システム(OS)のティックに使用
DMTIMER4~DMTIMER7はピン出力
1つのパブリック・ウォッチドッグ・タイマ
1つのフリーランニング高分解能32kHzカウンタ(synctimer32K)
2つの12ビットSAR ADC (ADC0、ADC1)
毎秒867Kサンプル
入力は、8:1アナログ・スイッチにより多重化された8つのアナログ入力のどれからでも選択可能
最大3つの32ビットeCAPモジュール
3つのキャプチャ入力、または3つの補助PWM出力として構成可能
最大6つの拡張eHRPWMモジュール
専用の16ビットの時間ベース・カウンタ、時間および周波数の制御機能付き
6つのシングル・エンド、6つのデュアル・エッジ対称型、または3つのデュアル・エッジ非対称型出力として構成可能
最大3つの32ビットeQEPモジュール
デバイス識別情報
電気ヒューズ・ファーム(FuseFarm)を出荷時にプログラム可能
製造ID
デバイス部品番号(固有のJTAG ID)
デバイスのリビジョン(ホストのARMから読み取り可能)
デバッグ・インターフェイスのサポート
ARM (Cortex-A9およびPRCM)およびPRU-ICSSデバッグ用のJTAGおよびcJTAG
リアルタイム・トレース・ピンのサポート(Cortex-A9用)
64KBの組み込みトレース・バッファ(ETB)
デバイスの境界スキャンをサポート
IEEE 1500をサポート
DMA
オンチップの拡張DMAコントローラ(EDMA)に、3つのサードパーティー転送コントローラ(TPTC)および1つのサードパーティー・チャネル・コントローラ(TPCC)を搭載し、最大64のプログラム可能な論理チャネルおよび8つのQDMAチャネルをサポート
EDMAは次の目的に使用
オンチップ・メモリとの間の転送
外部ストレージ(EMIF、GPMC、スレーブ・ペリフェラル)との間の転送
プロセッサ間通信(IPC)
Cortex-A9、PRCM、およびPRU-ICSS間のプロセス同期のため、IPCおよびスピンロック用のハードウェア・ベースのメールボックスを内蔵
ブート・モード
ブート・モードは、PWRONRSTnリセット入力ピンの立ち上がりエッジでラッチされるブート構成ピンにより選択
パッケージ
491ピンのBGAパッケージ(17mm×17mm) (ZDN接尾辞)、ボール・ピッチ0.65mm、チャネル・アレイ・テクノロジにより低コストの配線が可能