JAJSEW4 データシート

JAJSEW4D May 2017 – September 2024 AWR1642

PRODUCTION DATA

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）

ABL|161
- MPBGAL4B

サーマルパッド・メカニカル・データ

発注情報

7.10.10.3 QSPI スイッチング特性

番号	パラメータ		最小値	最大値	単位
Q1	t_c(SCLK)	サイクル時間、sclk	25		ns
Q2	t_w(SCLKL)	パルス幅、sclk Low	Y*P - 3 ⁽¹⁾⁽²⁾		ns
Q3	t_w(SCLKH)	パルス幅、sclk High	Y*P - 3 ⁽¹⁾		ns
Q4	t_d(CS-SCLK)	遅延時間、sclk 立ち下がりエッジから cs アクティブエッジまで	–M*P - 1 ⁽¹⁾⁽³⁾	–M*P + 2.5 ⁽¹⁾⁽³⁾	ns
Q5	t_d(SCLK-CS)	遅延時間、sclk 立ち下がりエッジから cs 非アクティブエッジまで	N*P - 1 ⁽¹⁾⁽³⁾	N*P + 2.5 ⁽¹⁾⁽³⁾	ns
Q6	t_d(SCLK-D1)	遅延時間、sclk 立ち下がりエッジから d[1] 遷移まで	-3.5	7	ns
Q7	t_ena(CS-D1LZ)	イネーブル時間、cs アクティブエッジから d[1] 駆動 (ローインピーダンス) まで	-P - 4 ⁽³⁾	-P + 1 ⁽³⁾	ns
Q8	t_dis(CS-D1Z)	ディセーブル時間、cs アクティブエッジから d[1] トライステート (ハイインピーダンス) まで	-P - 4 ⁽³⁾	-P + 1 ⁽³⁾	ns
Q9	t_d(SCLK-D1)	遅延時間、最初の sclk 立ち下がりエッジから最初の d[1] 遷移まで (PHA = 0 の場合のみ)	-3.5 - P ⁽³⁾	7 - P ⁽³⁾	ns
Q12	t_su(D-SCLK)	セットアップ時間、d[3:0] 有効から sclk 立ち下がりエッジまで	7.3		ns
Q13	t_h(SCLK-D)	ホールド時間、sclk 立ち下がりエッジから d[3:0] 有効の間	1.5		ns
Q14	t_su(D-SCLK)	セットアップ時間、最後の d[3:0] ビット有効から最後の sclk 立ち下がりエッジまで	7.3 - P ⁽³⁾		ns
Q15	t_h(SCLK-D)	ホールド時間、最後の sclk 立ち下がりエッジから最後の d[3:0] ビット有効の間	1.5 + P ⁽³⁾		ns

(1) Y パラメータは、次のように定義されます。DCLK_DIV が 0 または奇数の場合、Y = 0.5 です。DCLK_DIV が偶数の場合、Y = (DCLK_DIV/2)/(DCLK_DIV+1) です。最高の性能を得るため、0 または偶数の DCLK_DIV を使い、デューティサイクルの歪みを最小化することを推奨します。DPLL_PER の CLKOUTX2_H13 出力の HSDIVIDER を使用して、必要とするクロック分周比を達成できます。クロック分周係数 DCLK_DIV の詳細については、デバイス固有のテクニカルリファレンスマニュアルを参照してください。

(2) P = SCLK 周期 (ns 単位)。

(3) M = QSPI_SPI_DC_REG.DDx + 1、N = 2

図 7-14 QSPI 読み出し (クロックモード 0)

図 7-15 QSPI 書き込み (クロックモード 0)