JAJSSO7
January 2024
AWR2544
ADVANCE INFORMATION
1
1
特長
2
アプリケーション
3
概要
3.1
機能ブロック図
4
Device Comparison
5
Related Products
6
Pin Configurations and Functions
6.1
Pin Diagram
6.2
Pin Attributes
6.3
Signal Descriptions - Digital
6.4
Signal Descriptions - Analog
7
Specifications
7.1
Absolute Maximum Ratings
7.2
ESD Ratings
7.3
Power-On Hours (POH)
7.4
Recommended Operating Conditions
7.5
VPP Specifications for One-Time Programmable (OTP) eFuses
7.5.1
Recommended Operating Conditions for OTP eFuse Programming
7.5.2
Hardware Requirements
7.5.3
Impact to Your Hardware Warranty
7.6
Power Supply Specifications
7.7
Power Consumption Summary
7.8
RF Specifications
7.9
Thermal Resistance Characteristics
7.10
Power Supply Sequencing and Reset Timing
7.11
Input Clocks and Oscillators
7.11.1
Clock Specifications
7.12
Peripheral Information
7.12.1
QSPI Flash Memory Peripheral
7.12.1.1
QSPI Timing Conditions
7.12.1.2
QSPI Timing Requirements #GUID-C38B9713-DC57-4B3B-8AFF-A79AF70E5A5A/GUID-97D19708-D87E-443B-9ADF-1760CFEF6F4C #GUID-C38B9713-DC57-4B3B-8AFF-A79AF70E5A5A/GUID-0A61EEC9-2B95-4C27-B219-18D27C8F9430
7.12.1.3
QSPI Switching Characteristics #GUID-D1480E86-4079-4A44-A68A-26C2D9F4506B/T4362547-64 #GUID-D1480E86-4079-4A44-A68A-26C2D9F4506B/T4362547-65
7.12.2
Multibuffered / Standard Serial Peripheral Interface (MibSPI)
7.12.2.1
MibSPI Peripheral Description
7.12.2.2
MibSPI Transmit and Receive RAM Organization
7.12.2.2.1
SPI Timing Conditions
7.12.2.2.2
SPI Controller Mode Switching Parameters (CLOCK PHASE = 0, SPICLK = output, SPISIMO = output, and SPISOMI = input) #GUID-3DD8619F-41DB-47CF-9AF7-5916CFF97E61/T4362547-236 #GUID-3DD8619F-41DB-47CF-9AF7-5916CFF97E61/T4362547-237 #GUID-3DD8619F-41DB-47CF-9AF7-5916CFF97E61/T4362547-238
7.12.2.2.3
SPI Controller Mode Switching Parameters (CLOCK PHASE = 1, SPICLK = output, SPISIMO = output, and SPISOMI = input) #GUID-220CE6B8-D17E-48AF-BF69-AAEC97D55C95/T4362547-244 #GUID-220CE6B8-D17E-48AF-BF69-AAEC97D55C95/T4362547-245 #GUID-220CE6B8-D17E-48AF-BF69-AAEC97D55C95/T4362547-246
7.12.2.3
SPI Peripheral Mode I/O Timings
7.12.2.3.1
SPI Peripheral Mode Switching Parameters (SPICLK = input, SPISIMO = input, and SPISOMI = output) #GUID-BF2B230C-8F03-4C6A-A240-6DFD0CEC87C8/T4362547-70 #GUID-BF2B230C-8F03-4C6A-A240-6DFD0CEC87C8/T4362547-71 #GUID-BF2B230C-8F03-4C6A-A240-6DFD0CEC87C8/T4362547-73
7.12.3
Ethernet Switch (RGMII/RMII/MII) Peripheral
7.12.3.1
RGMII/RMII/MII Timing Conditions
7.12.3.2
RGMII Transmit Clock Switching Characteristics
7.12.3.3
RGMII Transmit Data and Control Switching Characteristics
7.12.3.4
RGMII Receive Clock Timing Requirements
7.12.3.5
RGMII Receive Data and Control Timing Requirements
7.12.3.6
RMII Transmit Clock Switching Characteristics
7.12.3.7
RMII Transmit Data and Control Switching Characteristics
7.12.3.8
RMII Receive Clock Timing Requirements
7.12.3.9
RMII Receive Data and Control Timing Requirements
7.12.3.10
MII Transmit Switching Characteristics
7.12.3.11
MII Receive Clock Timing Requirements
7.12.3.12
MII Receive Timing Requirements
7.12.3.13
MII Transmit Clock Timing Requirements
7.12.3.14
MDIO Interface Timings
7.12.4
LVDS Instrumentation and Measurement Peripheral
7.12.4.1
LVDS Interface Configuration
7.12.4.2
LVDS Interface Timings
7.12.5
UART Peripheral
7.12.5.1
SCI Timing Requirements
7.12.6
Inter-Integrated Circuit Interface (I2C)
7.12.6.1
I2C Timing Requirements #GUID-5F6D5D17-1161-44B3-ABD1-283215937B93/T4362547-185
7.12.7
Enhanced Pulse-Width Modulator (ePWM)
7.12.8
General-Purpose Input/Output
7.12.8.1
Switching Characteristics for Output Timing versus Load Capacitance (CL) #GUID-918A19D2-41ED-481C-96AE-E1C69B8B3446/T4362547-45 #GUID-918A19D2-41ED-481C-96AE-E1C69B8B3446/T4362547-50
7.13
Emulation and Debug
7.13.1
Emulation and Debug Description
7.13.2
JTAG Interface
7.13.2.1
Timing Requirements for IEEE 1149.1 JTAG
7.13.2.2
Switching Characteristics for IEEE 1149.1 JTAG
7.13.3
ETM Trace Interface
7.13.3.1
ETM TRACE Timing Requirements
7.13.3.2
ETM TRACE Switching Characteristics
8
Detailed Description
8.1
Overview
8.2
Functional Block Diagram
8.3
Subsystems
8.3.1
RF and Analog Subsystem
8.3.1.1
RF Clock Subsystem
8.3.1.2
Transmit Subsystem
8.3.1.3
Receive Subsystem
8.3.2
Processor Subsystem
8.3.3
Automotive Interfaces
8.4
Other Subsystems
8.4.1
Hardware Accelerator Subsystem
8.4.2
Security – Hardware Security Module
8.4.3
ADC Channels (Service) for User Application
9
Monitoring and Diagnostics
9.1
Monitoring and Diagnostic Mechanisms
10
Applications, Implementation, and Layout
10.1
Application Information
10.2
Short and Medium Range Radar
10.3
Reference Schematic
11
Device and Documentation Support
11.1
Device Support
12
Device Nomenclature
12.1
Tools and Software
12.2
Documentation support
12.3
サポート・リソース
12.4
Trademarks
12.5
静電気放電に関する注意事項
12.6
用語集
13
Revision History
14
Mechanical, Packaging, and Orderable Information
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
AMQ|248
サーマルパッド・メカニカル・データ
発注情報
jajsso7_oa
1
特長
FMCW トランシーバ
PLL、トランスミッタ、レシーバ、ベースバンド、ADC を内蔵
76~81GHz 帯で使用可能帯域幅 4GHz 超
アンテナに対する
ローンチ オン パッケージ (LOP) インターフェイス
を備えた、4 個の受信チャネルと 4 個の送信チャネル
送信用位相シフタ
フラクショナル PLL を使用した超高精度のチャープ エンジン
TX 出力
+12dBm
RX ノイズ指数
+13dB
位相ノイズ (1MHz)
-96dBc/Hz (76~77GHz)
-95dBc/Hz (76~81GHz)
較正および自己テストを内蔵
内蔵ファームウェア (ROM)
プロセスおよび温度の自己較正システム
処理部品
300MHz
で動作する
Arm®
Cortex-R5F®
コア (ロック ステップ動作をサポート)
FFT、干渉軽減、メモリ圧縮などの動作向け、テキサス・インスツルメンツのレーダー ハードウェア アクセラレータ (HWA1.5)
データ移動用の複数の EDMA インスタンス
ホスト インターフェイス
10/100/1000Mbps RGMII/RMII/MII イーサネット
イーサネット PHY のクロック用 25MHz クロック出力
シリアル フラッシュ メモリ インターフェイスをサポート (QSPI フラッシュ メモリからのユーザー アプリケーションのロード)
ユーザー アプリケーションで利用可能なその他のインターフェイス
最大 4 つの ADC チャネル
1 つの SPI
2 つの UART
I
2
C
GPIO
3 つの EPWM
未加工 ADC データおよびデバッグ計測機器向け 2 レーン LVDS インターフェイス
オンチップ RAM
2MB
MCU、共有 L3 でメモリ空間を分割
デバイスのセキュリティ (一部の型番のみ)
プログラム可能な組み込みハードウェア セキュリティ モジュール (HSM)
セキュア認証および暗号化ブートのサポート
顧客がプログラム可能なルート キー、対称キー (256 ビット)、非対称キー (RSA-4K または ECC-512 まで)、キー失効機能付き
暗号化ハードウェア アクセラレータ:ECC 付き PKA、AES (最大 256 ビット)、SHA (最大 512 ビット)、TRNG/DRBG
機能安全準拠製品向け
機能安全アプリケーション向けに開発
ISO26262 機能安全システムの設計に役立つ資料を利用可能
ASIL B までを対象とするハードウェア インテグリティ
AEC-Q100 認定済み
高度な機能
外部プロセッサの関与を必要としない自己監視機能を内蔵
干渉検出機能を内蔵
パワー マネージメント
オンダイ LDO ネットワークにより PSRR の向上を実現
LVCMOS IO は 3.3V、1.8V のデュアル電圧に対応
クロック ソース
40MHz または 50MHz の水晶振動子と内部発振器
40MHz
または 50MHz
の外部発振器 / 駆動クロックをサポート
パワー マネージメント
推奨される LP8772-Q1 パワー マネージメント IC (PMIC)
デバイスの電源要件を満たすように特別に設計されたコンパニオン PMIC
さまざまな使用事例をサポートするためのフレキシブルなマッピングと工場出荷時にプログラムされた構成
コストを抑えたハードウェア設計
0.65mm ピッチ、12.4mm × 12mm の FCSSP パッケージ
小型サイズ
車載用動作温度範囲に対応
動作時の接合部温度範囲:-40℃~+140°C