JAJSP77A November 2019 – August 2020 BQ79600-Q1
PRODUCTION DATA
SPI_RDY は、データが通信可能な状態であることをホストに示す出力信号です。SPI FIFO (図 7-15) は、受信 / 送信データを一時的に保存するためのデバイス内バッファです。SPI FIFO が必要な理由を以下に示します。
TX FIFO は 2 つの 128 バイト・バッファ (ピンポン・バッファとして動作) で構成されています。
状況 # | High -> Low 遷移のタイミング | Low -> High 遷移のタイミング | |
---|---|---|---|
a | b | ||
ホストによる書き込み | 1 | 2μs 以内 (RX FIFO が 16 バイト以上を保持している場合)。 | イベント a1 の後、2μs 以内 (RX FIFO が 8 バイト未満を保持している場合)。 |
ホストによる読み出し | 2 | デバイスが読み出しコマンド・フレームの先頭バイトを受信した後、5μs 以内。 | ピン (ポン) バッファが満たされた後、1μs 以内。 |
3 | 読み出された TX バッファが (バッファの最終バイトの最終ビットを送出する前に) 空になったとき。 注:SPI_RDY は一度 Low になると、必ず 2μs の間 Low に維持されます。 | TX FIFO タイムアウトが発生したとき。 注:SPY_RDY が High の間 (ホストが TX FIFO を読み出している間)、TX FIFO タイムアウトが発生する可能性があります。この場合、イベント a3 の後、SPI_RDY は約 2μs の間 Low に遷移し、再び High に戻ります。 |
注: