JAJSP77A November   2019  – August 2020 BQ79600-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 Revision History
  5. 5 Pin Configuration and Functions
    1.     Pin Functions
  6. 6 仕様
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 ESD Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Electrical Characteristics
    6. 6.6 Timing Requirements
    7. 6.7 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 Functional Modes and Power Supply
        1. 7.3.1.1 Power Mode
        2. 7.3.1.2 Pings
        3. 7.3.1.3 SPI/UART の選択
        4. 7.3.1.4 Digital Reset
        5. 7.3.1.5 Power Mode in BMS System
        6. 7.3.1.6 Power Supply
        7. 7.3.1.7 Shutdown
      2. 7.3.2 Communication
        1. 7.3.2.1 Data Communication Protocol
          1. 7.3.2.1.1 Frame Layer
            1. 7.3.2.1.1.1 Calculating Frame CRC Value
            2. 7.3.2.1.1.2 Verifying Frame CRC
          2. 7.3.2.1.2 Physical Layer
            1. 7.3.2.1.2.1 UART
              1. 7.3.2.1.2.1.1 TX HOLD OFF
              2. 7.3.2.1.2.1.2 UART COMM CLEAR
            2. 7.3.2.1.2.2 SPI
              1. 7.3.2.1.2.2.1 SPI_RDY と SPI FIFO
              2. 7.3.2.1.2.2.2 Flow to Read/Write BQ79600-Q1
              3. 7.3.2.1.2.2.3 SPI COMM CLEAR
            3. 7.3.2.1.2.3 Daisy Chain
        2. 7.3.2.2 Tone Communication Protocol
        3. 7.3.2.3 Device Auto Addressing / Ring Communication
          1. 7.3.2.3.1 Auto-Addressing
          2. 7.3.2.3.2 Ring Communication (optional)
        4. 7.3.2.4 Communication Timeout
        5. 7.3.2.5 Communication Debug Mode
      3. 7.3.3 Fault Handling
        1. 7.3.3.1 Fault Status Hierarchy/Reset/Mask
          1. 7.3.3.1.1 Fault Status Hierarchy
          2. 7.3.3.1.2 Fault Reset and Mask
        2. 7.3.3.2 Fault Interface
          1. 7.3.3.2.1 NFAULT
          2. 7.3.3.2.2 Daisy Chain (COMH and COML)
            1. 7.3.3.2.2.1 Fault Transmitting when BQ79600-Q1 in ACTIVE
            2. 7.3.3.2.2.2 Fault Transmitting when BQ79600-Q1 in SLEEP
            3. 7.3.3.2.2.3 Fault Transmitting (Automatic Host Wakeup/Reverse Wakeup) when BQ79600-Q1 in SHUTDOWN
      4. 7.3.4 INH/ Reverse Wakeup
      5. 7.3.5 Sniff Detector
      6. 7.3.6 Device Diagnostic
        1. 7.3.6.1 Power Supplies Check
          1. 7.3.6.1.1 Power Supply Diagnostic Check
          2. 7.3.6.1.2 Power Supply BIST
        2. 7.3.6.2 Thermal Shutdown
        3. 7.3.6.3 Oscillators Watchdog
        4. 7.3.6.4 Register Bit Flip Monitor
        5. 7.3.6.5 SPI FIFO 診断
    4. 7.4 Device Functional Modes
    5. 7.5 Register Maps
      1. 7.5.1  Register Summary Table
      2. 7.5.2  Register: DIR0_ADDR
      3. 7.5.3  Register: DIR1_ADDR
      4. 7.5.4  Register: CONTROL1
      5. 7.5.5  Register: CONTROL2
      6. 7.5.6  Register: DIAG_CTRL
      7. 7.5.7  Register: DEV_CONF1
      8. 7.5.8  Register: DEV_CONF2
      9. 7.5.9  Register: TX_HOLD_OFF
      10. 7.5.10 Register: SLP_TIMEOUT
      11. 7.5.11 Register: COMM_TIMEOUT
      12. 7.5.12 Register: SPI_FIFO_UNLOCK
      13. 7.5.13 Register: FAULT_MSK
      14. 7.5.14 Register: FAULT_RST
      15. 7.5.15 Register: FAULT_SUMMARY
      16. 7.5.16 Register: FAULT_REG
      17. 7.5.17 Register: FAULT_SYS
      18. 7.5.18 Register: FAULT_PWR
      19. 7.5.19 Register: FAULT_COMM1
      20. 7.5.20 Register: FAULT_COMM2
      21. 7.5.21 Register: DEV_DIAG_STAT
      22. 7.5.22 Register: PARTID
      23. 7.5.23 Register: DIE_ID1
      24. 7.5.24 Register: DIE_ID2
      25. 7.5.25 Register: DIE_ID3
      26. 7.5.26 Register: DIE_ID4
      27. 7.5.27 Register: DIE_ID5
      28. 7.5.28 Register: DIE_ID6
      29. 7.5.29 Register: DIE_ID7
      30. 7.5.30 Register: DIE_ID8
      31. 7.5.31 Register: DIE_ID9
      32. 7.5.32 Register: DEBUG_CTRL_UNLOCK
      33. 7.5.33 Register: DEBUG_COMM_CTRL
      34. 7.5.34 Register: DEBUG_COMM_STAT
      35. 7.5.35 Register: DEBUG_SPI_PHY
      36. 7.5.36 Register: DEBUG_SPI_FRAME
      37. 7.5.37 Register: DEBUG_UART_FRAME
      38. 7.5.38 Register: DEBUG_COMH_PHY
      39. 7.5.39 Register: DEBUG_COMH_FRAME
      40. 7.5.40 Register: DEBUG_COML_PHY
      41. 7.5.41 Register: DEBUG_COML_FRAME
  8. 8 Application and Implementation
    1. 8.1 Application Information
    2. 8.2 Typical Applications
      1. 8.2.1 Bridge With Reverse Wakeup in UART
        1. 8.2.1.1 Design Requirements
        2. 8.2.1.2 Detailed Design Procedure
          1. 8.2.1.2.1 MCU Interface (UART, NFAULT)
          2. 8.2.1.2.2 Daisy Chain Interface
          3. 8.2.1.2.3 INH Connection
        3. 8.2.1.3 Application Performance Plot
      2. 8.2.2 Bridge Without Reverse Wakeup in SPI
        1. 8.2.2.1 Design Requirements
        2. 8.2.2.2 Detailed Design Procedure
          1. 8.2.2.2.1 MCU Interface (SPI, SPI_RDY, NFAULT)
          2. 8.2.2.2.2 Daisy Chain Interface
        3. 8.2.2.3 Application Performance Plot
  9. 9 Power Supply Recommendations
  10. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1 Ground Planes
      2. 10.1.2 Bypass Capacitors for Power Supplies
      3. 10.1.3 UART/SPI communication
      4. 10.1.4 Daisy Chain Communication
    2. 10.2 Layout Example
  11. 11Device and Documentation Support
    1. 11.1 Device Support
    2. 11.2 Third-Party Products Disclaimer
    3. 11.3 Receiving Notification of Documentation Updates
    4. 11.4 Support Resources
    5. 11.5 Trademarks
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 Glossary
  12. 12Mechanical, Packaging, and Orderable Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報
7.3.2.1.2.2 SPI
注:

デイジー・チェーン (非同期プロトコル) と SPI (同期プロトコル) の間の通信を容易にするため、BQ79600-Q1 はTopic Link Label7.3.2.1.2.2.1 を使用する必要があります。

ホストと BQ79600-Q1 の間の通信は SPI モードに構成できます (Topic Link Label7.3.1.3 を参照)。ホストは常に SPI マスターであり、BQ79600-Q1 は常にスレーブです。物理層では、SPI は 4 本の共通ピン (nCS、SCLK、MOSI、MISO) と SPI_RDY を含む 5 ピン・インターフェイスです。SPI インターフェイスでは、各ビットは Low から High へのクロック遷移時に取り込まれ、High から Low へのクロック遷移時に伝搬されます。なお、1 バイトには 8 ビットが含まれます (図 7-13 を参照)。アイドル・モードでは、MISO は High に駆動されることに注意します。MCU が複数のスレーブと通信する場合、BQ79600 の MISO と MCU の間にトライステート・バッファを追加します。

GUID-22EA24A4-844F-4F29-B876-A521DDF1873B-low.gif図 7-13 SPI のタイミングとバイト定義
注:

物理層では、SPI インターフェイスは全二重ですが、フレーム層では、デイジー・チェーンが半二重のみをサポートしているため、SPI インターフェイスは実質的に半二重です。これは、常にコマンド・フレームと応答フレームのどちらか一方のみが、MCU とデバイスの間で送信されることを意味します。

  • MCU からデバイスにコマンドが送られるとき、BQ79600 の TX FIFO (2 つのバッファ) は空であるはずであり、0xFF が MCU に送られます (FIFO 診断モードを除く)。
  • デバイスから MCU に応答が送られると、MCU はクロックに同期して 0xFF を取り込みます。

  • ホストは、2MHz～6MHz の範囲の SPI クロックを供給するものとします。この範囲は、事前定義された FIFO のサイズによって設定されます。SPI は 6MHz で動作することもできますが、デイジー・チェーン速度が依然としてスループットを制限しているため、システム全体のスループットは増加しません。
  • デイジー・チェーン・インターフェイスでの競合を回避するため、MCU は予期されるすべての応答フレームを受け取る (または待機タイマが満了する) まで待機してから、次のコマンド・フレームを BQ79600 に送る必要があります。Figure 7-16 のフローチャートを参照してください。
  • マスタは、コマンド・フレームをデバイスに送っていないとき、常に MOSI を「1」に駆動する必要があります。
  • ホスト読み出しモード：ホストの観点からすれば、読み出しモードは、有効な読み出しコマンドの先頭バイトから予定の受信バイトの最終バイトまでです。
  • デバイス読み出しモード：有効な読み出しコマンドの先頭バイトから開始します。TX FIFO がタイムアウトし、FIFO が空になると、デバイスは読み出しモードを終了します。デバイス読み出しモードは、ホスト読み出しモードのサブセットです。(通信フォルト・レジスタ 0x2301、0x2302 を理解するために使われる概念)
  • デバイスはデバイス読み出しモードを終了するまで、COMM CLEAR 以外、MOSI からのすべてのデータを拒絶します。
  • SPI モジュールは、デバイス読み出しモードに再び入るまで、デイジー・チェーン (スタック・デバイス) からのいかなるデータも、TX FIFO タイムアウトGUID-855E27E4-6D46-4C4F-92DB-EEB56BE8F8B7.html#T5922410-89の後の SPI モジュール自身からのいかなるデータも拒絶します。
  • コマンド・フレームの場合、デバイスはフレームの開始のしるしとして nCS の立ち下がりエッジを使い、フレームの終了のしるしとして立ち上がりエッジを使います。フレーム (最大 14 文字) の間中、MCU は nCS を Low に切り替えて保持し、このフレームの最後に nCS を High に戻す必要があります。nCS が Low の間、SCLK を止めるのは正しい方法です。コマンド・フレームの最中に nCS にパルスを印加することはサポートされていません。
  • 応答フレームの場合、nCS は終始 Low にとどまる必要はありませんが、コマンド・フレームの送信と同様です。ホストは nCS を High に切り替え、フレームの最中に (バイトの境界で) SPI 読み出しを停止できます。
GUID-D2BAB2CC-1FDE-4DDB-BCD1-DFE9F3D8EC10-low.gif図 7-14 フレーム送信時の nCS の動作