JAJSNE8D February   1998  – November 2021 CD54HC165 , CD54HCT165 , CD74HC165 , CD74HCT165

PRODUCTION DATA  

  1. 1 特長
  2. 2 概要
  3. 3 Revision History
  4. 4 Pin Configuration and Functions
  5. 5 Specifications
    1. 5.1 Absolute Maximum Ratings
    2. 5.2 Reccomended Operating Conditions
    3. 5.3 Thermal Information
    4. 5.4 Electrical Characteristics
    5. 5.5 Prerequisite for Switching Characteristics
    6. 5.6 Switching Characteristics
  6. 6 Parameter Measurement Information
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Device Functional Modes
  8. 8 Power Supply Recommendations
  9. 9 Layout
    1. 9.1 Layout Guidelines
  10. 10Device and Documentation Support
    1. 10.1 Receiving Notification of Documentation Updates
    2. 10.2 サポート・リソース
    3. 10.3 Trademarks
    4. 10.4 Electrostatic Discharge Caution
    5. 10.5 Glossary
  11. 11Mechanical, Packaging, and Orderable Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • J|16
サーマルパッド・メカニカル・データ
発注情報

2 概要

’HC165 と ’HCT165 は、最終段から利用できる相補シリアル出力 (QH と QH) を備えた 8 ビット・パラレルまたはシリアル入力シフト・レジスタです。パラレル・ロード (SH/LD) 入力が LOW の場合、A～H 入力のパラレル・データは非同期的にレジスタにロードされます。SH/LD が HIGH の場合、データは順次に SER 入力からレジスタに入り、クロックの立ち上がり遷移ごとに 1 つづつ右の位置 (A→B→C など) にシフトされます。この機能を使うと、QH 出力を後続デバイスの SER 入力に接続することでパラレル入力シリアル出力コンバータを拡張できます。

製品情報
部品番号 パッケージ(1) 本体サイズ (公称)
CD54HC165F3A CDIP (16) 24.38mm × 6.92mm
CD74HC165M SOIC (16) 9.90mm × 3.90mm
CD74HC165E PDIP (16) 19.31mm × 6.35mm
CD54HCT165F3A CDIP (16) 24.38mm × 6.92mm
CD74HCT165M SOIC (16) 9.90mm × 3.90mm
CD74HCT165E PDIP (16) 19.31mm × 6.35mm
(1) 利用可能なすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。
GUID-20210218-CA0I-X1MX-NFLV-2M5MCVCRVZZD-low.gif機能ダイアグラム