JAJSO63F August   1997  – February 2022 CD54HC85 , CD54HCT85 , CD74HC85 , CD74HCT85

PRODUCTION DATA  

  1. 1 特長
  2. 2 概要
  3. 3 Revision History
  4. 4 Pin Configuration and Functions
  5. 5 Specifications
    1. 5.1 Absolute Maximum Ratings (1)
    2. 5.2 Recommended Operating Conditions
    3. 5.3 Thermal Information
    4. 5.4 Electrical Characteristics
    5. 5.5 Switching Specifications
  6. 6 Parameter Measurement Information
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Device Functional Modes
  8. 8 Power Supply Recommendations
  9. 9 Layout
    1. 9.1 Layout Guidelines
  10. 10Device and Documentation Support
    1. 10.1 Receiving Notification of Documentation Updates
    2. 10.2 サポート・リソース
    3. 10.3 Trademarks
    4. 10.4 Electrostatic Discharge Caution
    5. 10.5 Glossary
  11. 11Mechanical, Packaging, and Orderable Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • J|16
サーマルパッド・メカニカル・データ
発注情報

2 概要

’HC85 と ’HCT85 は、シリコン・ゲート CMOS テクノロジを採用することで、LSTTL と同等の動作速度と標準 CMOS IC の低消費電力を両立させた高速マグニチュード・コンパレータです。

これらの 4 ビット・デバイスは、バイナリ、BCD、その他の 2 つの単調コードを比較し、3 種類の大小関係 (A > B、A < B、A = B) を結果として出力します。4 ビットの入力ワードは重み付け (A0～A3、B0～B3) されており、A3 と B3 が最上位ビットです。

製品情報
部品番号 パッケージ(1) 本体サイズ (公称)
CD54HC85F3A CDIP (16) 24.38mm × 6.92mm
CD54HCT85F3A CDIP (16) 24.38mm × 6.92mm
CD74HC85M SOIC (16) 9.90mm × 3.90mm
CD74HCT85M SOIC (16) 9.90mm × 3.90mm
CD74HC85E PDIP (16) 19.31mm × 6.35mm
CD74HCT85E PDIP (16) 19.31mm × 6.35mm
CD74HC85NS SO (16) 6.20mm × 5.30mm
CD74HC85PW TSSOP (16) 5.00mm × 4.40mm
(1) 利用可能なパッケージについては、このデータシートの末尾にある注文情報を参照してください。
GUID-AEB84EB2-2E0B-4BCA-ACB0-394C114904CC-low.gif機能ダイアグラム