JAJSV52C January   2001  – August 2024 CD54ACT00 , CD74ACT00

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 概要
  4. 3 Pin Configuration and Functions
  5. 4 Specifications
    1. 4.1 Absolute Maximum Ratings
    2. 4.2 ESD Ratings
    3. 4.3 Recommended Operating Conditions
    4. 4.4 Thermal Information
    5. 4.5 Electrical Characteristics
    6. 4.6 Switching Characteristics
    7. 4.7 Operating Characteristics
  6. 5 Parameter Measurement Information
  7. 6 Detailed Description
    1. 6.1 Functional Block Diagram
    2. 6.2 Device Functional Modes
  8. 7 Application and Implementation
    1. 7.1 Power Supply Recommendations
    2. 7.2 Layout
      1. 7.2.1 Layout Guidelines
      2. 7.2.2 Layout Example
  9. 8 Device and Documentation Support
    1. 8.1 Documentation Support (Analog)
      1. 8.1.1 Related Documentation
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 Trademarks
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 Revision History
  11. 10Mechanical, Packaging, and Orderable Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • D|14
  • N|14
サーマルパッド・メカニカル・データ
発注情報

2 概要

‘ACT00 デバイスには、4 つの独立した 2 入力 NAND ゲートが内蔵されています。各ゲートは、ブール関数 Y = A • B を正論理で実行します。
製品情報
部品番号 パッケージ (1) パッケージ サイズ(2) 本体サイズ (3)
CDx4ACT00 D (SOIC、14) 8.65mm × 6mm 8.65mm × 3.9mm
N (PDIP、14) 19.3mm × 9.4mm 19.3mm × 6.35mm
J (CDIP、14) 19.55mm × 7.9mm 19.55mm × 6.7mm
(1) 詳細については、「メカニカル、パッケージ、および注文情報」を参照してください。
(2) パッケージ サイズ (長さ × 幅) は公称値であり、該当する場合はピンも含まれます。
(3) 本体サイズ (長さ×幅) は公称値であり、ピンは含まれません。
CD54ACT00 CD74ACT00 各ゲートの論理図 (正論理)各ゲートの論理図 (正論理)