デバイスごとのパッケージ図は、PDF版データシートをご参照ください。
CDCLVP111-SPクロック・ドライバは、LVPECL入力の1つの差動クロックペア(CLK0、CLK1)を、10ペアの差動LVPECLクロック(Q0~Q9)出力に、最小限のスキューで分配します。CDCLVP111-SPは、入力マルチプレクサに2つのクロック源を接続できます。CDCLVP111-SPは、50Ωの伝送経路を駆動するように特化して設計されています。出力ピンが使用されていないときは、消費電力を削減するためオープンのままにしておくことをお勧めします。差動ペアの出力ピンのうち一方だけを使用する場合、他方の出力ピンは同様に50Ωに終端する必要があります。
シングルエンド入力動作が必要な場合は、VBB基準電圧出力を使用します。この場合、VBBピンをCLK0へ接続し、10nFのコンデンサを経由してGNDへバイパスします。
高速性能を発揮するには、差動モードの使用を強く推奨します。
CDCLVP111-SPは、-55℃~125℃での動作が規定されています。
型番 | パッケージ | 本体サイズ(公称) |
---|---|---|
CDCLVP111-SP | HFG (36) | 9.08mm×9.08mm |
Changes from * Revision (November 2016) to A Revision
PIN | TYPE | DESCRIPTION | |
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NAME | NO. | ||
CLK_SEL | 2 | Input | Clock select. Used to select between CLK0 and CLK1 input pairs. LVTTL/LVCMOS functionality compatible. |
CLK0, CLK0 | 3, 4 | Input | Differential LVECL/LVPECL input pair. |
CLK1, CLK1 | 6, 7 | Input | |
Q[9:0] | 12, 14, 16, 20, 22, 24, 26, 30, 32, 34 | Output | LVECL/LVPECL clock outputs, these outputs provide low-skew copies of CLKn. |
Q[9:0] | 11, 13, 15, 19, 21, 23, 25, 29, 31, 33 | Output | LVECL/LVPECL complementary clock outputs, these outputs provide copies of CLKn. |
VBB | 5 | Power | Reference voltage output for single-ended input operation. |
VCC | 1, 9, 10, 17, 18, 27, 28, 35, 36 | Power | Supply voltage. |
VEE | 8 | Power | Device ground or negative supply voltage in ECL mode. |