JAJSGA1A October   2018  – December 2018 DAC43608 , DAC53608

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     Device Images
      1.      ブロック概略図
      2.      プログラマブル・ウィンドウ・コンパレータ
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
    1.     端子機能
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD定格
    3. 7.3  推奨動作条件
    4. 7.4  熱特性
    5. 7.5  電気的特性
    6. 7.6  タイミング要件：I2CTM Standard モード
    7. 7.7  タイミング要件：I2CTM Fast モード
    8. 7.8  タイミング要件：I2CTM Fast+ モード
    9. 7.9  タイミング要件：ロジック
    10. 7.10 代表的特性：1.8V
    11. 7.11 代表的特性：5.5V
    12. 7.12 代表的特性
    13. 7.13 代表的特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 デジタル / アナログ・コンバータ (DAC) アーキテクチャ
        1. 8.3.1.1 DAC の伝達関数
        2. 8.3.1.2 DAC レジスタの更新と LDAC 機能
        3. 8.3.1.3 CLR 機能
        4. 8.3.1.4 出力アンプ
      2. 8.3.2 リファレンス
      3. 8.3.3 パワーオン・リセット (POR)
      4. 8.3.4 ソフトウェア・リセット
    4. 8.4 デバイスの機能モード
      1. 8.4.1 パワーダウン・モード
    5. 8.5 プログラミング
      1. 8.5.1 F/S モードのプロトコル
      2. 8.5.2 DACx3608 の I2CTM 更新シーケンス
      3. 8.5.3 DACx3608 のアドレス・バイト
      4. 8.5.4 DACx3608 のコマンド・バイト
      5. 8.5.5 DACx3608 のデータ・バイト (MSDB と LSDB)
      6. 8.5.6 DACx3608 の I2CTM 読み取りシーケンス
    6. 8.6 レジスタ・マップ
      1. 8.6.1 DEVICE_CONFIG レジスタ (オフセット = 01h) [リセット = 00FFh]
        1. Table 10. DEVICE_CONFIG レジスタ・フィールドの説明
      2. 8.6.2 STATUS/TRIGGER レジスタ (オフセット = 02h) [リセット = 0300h (DAC53608)、リセット = 0500h (DAC43608)]
        1. Table 11. STATUS/TRIGGER レジスタ・フィールドの説明
      3. 8.6.3 BRDCAST レジスタ (オフセット = 03h) [リセット = 0000h]
        1. Table 12. BRDCAST レジスタ・フィールドの説明
      4. 8.6.4 DACn_DATA レジスタ (オフセット = 08h～0Fh) [リセット = 0000h]
        1. Table 13. DACn_DATA レジスタ・フィールドの説明
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 プログラマブル LED バイアス
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 プログラマブル・ウィンドウ・コンパレータ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
  11. 11レイアウト
    1. 11.1 レイアウトの注意点
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 関連リンク
    3. 12.3 ドキュメントの更新通知を受け取る方法
    4. 12.4 コミュニティ・リソース
    5. 12.5 商標
    6. 12.6 静電気放電に関する注意事項
    7. 12.7 Glossary
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.5 電気的特性

すべての最小値 / 最大値は TA = –40°C～+125°C、すべての標準値は TA = 25°C、1.8V ≤ VDD ≤ 5.5V、VDD ≥ 2.7V では VREFIN = 2.5V、VDD ≤ 2.7V では VREFIN = 1.8V、AGND に対する RL = 5kΩ、AGND に対する CL  = 200pF、VDD または AGND でのデジタル入力を条件として規定しています (特に記述のない限り)。
パラメータ テスト条件 MIN TYP MAX UNIT
安定動作
分解能 DAC53608 10 ビット
DAC43608 8
INL 相対精度(1) DAC43608、2.7V ≤ VDD ≤ 5.5V –1 1 LSB
DAC43608、1.8V ≤ VDD ≤ 2.7V –1 1
DAC53608、2.7V ≤ VDD ≤ 5.5V –1 1
DAC53608、1.8V ≤ VDD ≤ 2.7V –1 1
DNL 微分非線形性(1) DAC43608、2.7V ≤ VDD ≤ 5.5V –1 1 LSB
DAC43608、1.8V ≤ VDD ≤ 2.7V –1 1
DAC53608、2.7V ≤ VDD ≤ 5.5V –1 1
DAC53608、1.8V ≤ VDD ≤ 2.7V –1 1
ゼロコード誤差 2.7V ≤ VDD ≤ 5.5V、コード 0d を DAC に入力 6 12 mV
1.8V ≤ VDD ≤ 2.7V、コード 0d を DAC に入力 6 12
ゼロコード誤差温度係数 ±5 µV/°C
オフセット誤差(1) 2.7V ≤ VDD ≤ 5.5V –0.5 0.25 0.5 %FSR
1.8V ≤ VDD ≤ 2.7V –0.5 0.25 0.5
オフセット誤差温度係数(1) ±0.0003 %FSR/°C
ゲイン誤差(1) 2.7V ≤ VDD ≤ 5.5V –0.5 0.25 0.5 %FSR
1.8V ≤ VDD ≤ 2.7V –0.5 0.25 0.5
ゲイン誤差温度係数(1) ±0.0004 %FSR/°C
フルスケール誤差 2.7V ≤ VDD ≤ 5.5V、コード 1023d を DAC に入力、ヘッドルームなし –0.5 0.25 0.5 %FSR
1.8V ≤ VDD ≤ 2.7V、コード 1023d を DAC に入力、ヘッドルームなし –1 0.5 1
フルスケール誤差温度係数 ±0.0004 %FSR/°C
出力特性
VOUTX 出力電圧 0 5.5 V
CL 容量性負荷(2) RL = 無限大 1 nF
RL = 5kΩ 2
負荷安定化 DAC ミッドスケール、-10mA ≤ IOUT ≤ 10mA、VDD = 5.5V 0.1 mV/mA
短絡電流 VDD = 1.8V、(チャネルごとに) フルスケール出力を AGND に短絡またはゼロスケール出力を VDD に短絡 10 mA
VDD = 2.7V、(チャネルごとに) フルスケール出力を AGND に短絡またはゼロスケール出力を VDD に短絡 25
VDD = 5.5V、(チャネルごとに) フルスケール出力を AGND に短絡またはゼロスケール出力を VDD に短絡 50
出力電圧ヘッドルーム VDD に対して (DAC 出力無負荷) 0.05 V
出力電圧ヘッドルーム(2) VDD に対して (負荷電流 = 10mA@VDD = 5.5V、負荷電流 = 3mA@VDD = 2.7V、負荷電流 = 1mA@VDD = 1.8V)、DAC コード = フルスケール 10 %FSR
ZO DC 出力インピーダンス DAC ミッドスケール 0.25 Ω
DAC コード 4d 0.25
DAC コード 1016 0.26
DC-PSRR 電源電圧変動除去比 (DC) DAC ミッドスケール、VDD = 5V ± 10% 0.25 mV/V
動的特性
tsett 出力電圧セトリング時間 10%FSR に対する 1/4 から 3/4 スケールおよび 3/4 から 1/4 スケールへの変化時のセトリング、RL = 5kΩ、CL = 200pF、VDD = 5.5V 10 µs
SR スルーレート RL = 5kΩ、CL = 200pF、VDD = 5.5V 0.6 V/µs
電源オン時のグリッチ振幅 RL = 5kΩ、CL = 200pF 110 mV
Vn 出力ノイズ 0.1Hz～10Hz、DAC ミッドスケール、VDD = 5.5V 40 µVpp
Vn 出力ノイズ 帯域幅 0.1Hz～100kHz、DAC ミッドスケール、VDD = 5.5V 0.05 mVrms
Vn 出力ノイズ密度 1kHz で測定、DAC ミッドスケール、VDD = 5.5V 0.2 µV/√Hz
10kHz で測定、DAC ミッドスケール、VDD = 5.5V 0.2
AC-PSRR 電源電圧変動除去比 (AC) 200mV 50/60Hz の正弦波を電源電圧に重畳、DAC ミッドスケール –71 dB
チャネル間 AC クロストーク 隣接チャネルのフルスケール・スイング 1.5 nV-s
チャネル間 DC クロストーク 全チャネルのフルスケール・スイング、ゼロまたはフルスケールでチャネルを測定 0.05 LSB
コード書き換えによるグリッチ・インパルス ミッドコード付近の ±1LSB の変化 (フィードスルーを含む) 10 nV-s
コード書き換えによるグリッチ・インパルス振幅 ミッドコード付近の ±1LSB の変化 (フィードスルーを含む) 25 mV
電圧リファレンス入力
リファレンス入力インピーダンス 全チャネル電源オン 12.5 kΩ
リファレンス入力容量 50 pF
デジタル入力
デジタル・フィードスルー SCLK = 1MHz、ミッドスケールで DAC 出力静止 20 nV-s
ピン容量 ピン単位 10 pF
電源要件
IVDD VDD に流れ込む電流 通常モード、全 DAC フルスケール、SPI 静止。 3 5 mA
IVDD VDD に流れ込む電流 全 DAC パワーダウン 50 µA
(1) コード間のエンドポイント一致：コード 4 - コード 1016 は 10 ビット、コード 1 - コード 251 は 8 ビット。
(2) 量産では検査していません。