JAJSQ25A March   2023  – July 2025 DAC53004W , DAC63004W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：電圧出力
    6. 5.6  電気的特性：電流出力
    7. 5.7  電気的特性：コンパレータ モード
    8. 5.8  電気的特性：総則
    9. 5.9  タイミング要件：I2C スタンダード モード
    10. 5.10 タイミング要件：I2C 高速モード
    11. 5.11 タイミング要件：I2C 高速モード プラス バス
    12. 5.12 タイミング要件：SPI 書き込み動作
    13. 5.13 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 0)
    14. 5.14 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 1)
    15. 5.15 タイミング要件：GPIO
    16. 5.16 タイミング図
    17. 5.17 代表的特性：電圧出力
    18. 5.18 代表的特性：電流出力
    19. 5.19 代表的特性：コンパレータ
    20. 5.20 代表的特性：総則
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 スマート デジタル / アナログ コンバータ (DAC) アーキテクチャ
      2. 6.3.2 デジタル入力/出力
      3. 6.3.3 不揮発性メモリ (NVM)
      4. 6.3.4 消費電力
    4. 6.4 デバイスの機能モード
      1. 6.4.1 電圧出力モード
        1. 6.4.1.1 基準電圧と DAC 伝達関数
          1. 6.4.1.1.1 内部リファレンス
          2. 6.4.1.1.2 外部リファレンス
          3. 6.4.1.1.3 基準電圧としての電源
      2. 6.4.2 電流出力モード
      3. 6.4.3 コンパレータ モード
        1. 6.4.3.1 プログラマブル ヒステリシス コンパレータ
        2. 6.4.3.2 プログラマブル ウィンドウ コンパレータ
      4. 6.4.4 フォールトダンプ モード
      5. 6.4.5 アプリケーション固有のモード
        1. 6.4.5.1 電圧マージン設定およびスケーリング
          1. 6.4.5.1.1 高インピーダンス出力および 保護 入力
          2. 6.4.5.1.2 プログラム可能なスルーレート制御
          3. 6.4.5.1.3 PMBus 互換モード
        2. 6.4.5.2 ファンクション ジェネレータ
          1. 6.4.5.2.1 三角波生成
          2. 6.4.5.2.2 のこぎり波生成
          3. 6.4.5.2.3 正弦波形生成
      6. 6.4.6 デバイスのリセットとフォルト管理
        1. 6.4.6.1 パワーオン リセット (POR)
        2. 6.4.6.2 外部リセット
        3. 6.4.6.3 レジスタ マップ ロック
        4. 6.4.6.4 NVM 巡回冗長検査 (CRC)
          1. 6.4.6.4.1 NVM-CRC-FAIL-USER ビット
          2. 6.4.6.4.2 NVM-CRC-FAIL-INT ビット
      7. 6.4.7 パワーダウン モード
    5. 6.5 プログラミング
      1. 6.5.1 SPI プログラミング モード
      2. 6.5.2 I2C プログラミング モード
        1. 6.5.2.1 F/S モードのプロトコル
        2. 6.5.2.2 I2C 更新シーケンス
          1. 6.5.2.2.1 アドレス バイト
          2. 6.5.2.2.2 コマンド バイト
        3. 6.5.2.3 I2C 読み出しシーケンス
      3. 6.5.3 汎用入出力 (GPIO) モード
    6. 6.6 レジスタ マップ
      1. 6.6.1  NOP レジスタ (アドレス = 00h) [リセット = 0000h]
      2. 6.6.2  DAC-X-MARGIN-HIGH レジスタ (アドレス = 01h、07h、0Dh、13h) [リセット = 0000h]
      3. 6.6.3  DAC-X-MARGIN-LOW レジスタ (アドレス = 02h、08h、0Eh、14h) [リセット = 0000h]
      4. 6.6.4  DAC-X-VOUT-CMP-CONFIG レジスタ (アドレス = 03h、09h、0Fh、15h) [リセット = 0000h]
      5. 6.6.5  DAC-X-IOUT-MISC-CONFIG レジスタ (アドレス = 04h、0Ah、10h、16h) [リセット = 0000h]
      6. 6.6.6  DAC-X-CMP-MODE-CONFIG レジスタ (アドレス = 05h、0Bh、11h、17h) [リセット = 0000h]
      7. 6.6.7  DAC-X-FUNC-CONFIG レジスタ (アドレス = 06h、0Ch、12h、18h) [リセット = 0000h]
      8. 6.6.8  DAC-X-DATA レジスタ (アドレス = 19h、1Ah、1Bh、1Ch) [リセット = 0000h]
      9. 6.6.9  COMMON-CONFIG レジスタ (アドレス = 1Fh) [リセット = 0FFFh]
      10. 6.6.10 COMMON-TRIGGER レジスタ (アドレス = 20h) [リセット = 0000h]
      11. 6.6.11 COMMON-DAC-TRIG レジスタ (アドレス = 21h) [リセット = 0000h]
      12. 6.6.12 GENERAL-STATUS レジスタ (アドレス = 22h) [リセット = 00h、DEVICE-ID、VERSION-ID]
      13. 6.6.13 CMP-STATUS レジスタ (アドレス = 23h) [リセット = 0000h]
      14. 6.6.14 GPIO-CONFIG レジスタ (アドレス = 24h) [リセット = 0000h]
      15. 6.6.15 DEVICE-MODE-CONFIG レジスタ (アドレス = 25h) [リセット = 0000h]
      16. 6.6.16 INTERFACE-CONFIG レジスタ (アドレス = 26h) [リセット = 0000h]
      17. 6.6.17 SRAM-CONFIG レジスタ (アドレス = 2Bh) [リセット = 0000h]
      18. 6.6.18 SRAM-DATA レジスタ (アドレス = 2Ch) [リセット = 0000h]
      19. 6.6.19 DAC-X-DATA-8BIT レジスタ (アドレス = 40h、41h、42h、43h) [リセット = 0000h]
      20. 6.6.20 BRDCAST-DATA レジスタ (アドレス = 50h) [リセット = 0000h]
      21. 6.6.21 PMBUS ページ レジスタ[リセット = 0300h]
      22. 6.6.22 PMBUS-OP-CMD-X レジスタ [リセット = 0000h]
      23. 6.6.23 PMBUS-CML レジスタ [リセット = 0000h]
      24. 6.6.24 PMBUS バージョン レジスタ [リセット = 2200h]
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントの更新通知を受け取る方法
    2. 8.2 サポート・リソース
    3. 8.3 商標
    4. 8.4 静電気放電に関する注意事項
    5. 8.5 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • YBH|16
サーマルパッド・メカニカル・データ
発注情報

6.4.6.1 パワーオン リセット (POR)

DACx3004W ファミリは、電源投入時に出力電圧を制御するパワーオン リセット (POR) 機能を備えています。VDD 電源が立ち上がると、POR イベントが発行されます。POR によりすべてのレジスタがデフォルト値に初期化され、デバイスとの通信は POR (ブートアップ) 遅延後にのみ有効になります。POR イベントが発行されるとすぐに、DACx3004W 内のすべてのレジスタのデフォルト値が NVM からロードされます。

デバイスが電源投入されると、POR 回路によりデバイスがデフォルトモードに設定されます。POR 回路では、電源投入時に内部コンデンサが放電されデバイスがリセットされるように、図 6-15 に示すように特定の VDD レベルが必要です。POR が発生するようにするには、VDD が 1ms 以上 0.7V 未満である必要があります。VDD が 1.65V 未満まで低下しても、0.7v を超えるまま (未定義の領域と表示)、指定されたすべての温度および電源条件でデバイスがリセットされる場合と、リセットされない場合があります。この場合は、POR を開始します。VDD が 1.65V を超えると、POR は発生しません。

DAC53004W DAC63004W VDD POR 回路のスレッショルド レベル図 6-15 VDD POR 回路のスレッショルド レベル