JAJSQ26A April   2023  – July 2025 DAC63202W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：電圧出力
    6. 5.6  電気的特性：電流出力
    7. 5.7  電気的特性：コンパレータ モード
    8. 5.8  電気的特性：総則
    9. 5.9  タイミング要件：I2C スタンダード モード
    10. 5.10 タイミング要件：I2C 高速モード
    11. 5.11 タイミング要件：I2C 高速モード プラス
    12. 5.12 タイミング要件：SPI 書き込み動作
    13. 5.13 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 0)
    14. 5.14 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 1)
    15. 5.15 タイミング要件：GPIO
    16. 5.16 タイミング図
    17. 5.17 代表的特性：電圧出力
    18. 5.18 代表的特性：電流出力
    19. 5.19 代表的特性：コンパレータ
    20. 5.20 代表的特性：総則
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 スマートデジタル/アナログ コンバータ (DAC) アーキテクチャ
      2. 6.3.2 デジタル入力/出力
      3. 6.3.3 不揮発性メモリ (NVM)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 電圧出力モード
        1. 6.4.1.1 基準電圧と DAC 伝達関数
          1. 6.4.1.1.1 内部リファレンス
          2. 6.4.1.1.2 外部リファレンス
          3. 6.4.1.1.3 基準電圧としての電源
      2. 6.4.2 電流出力モード
      3. 6.4.3 コンパレータ モード
        1. 6.4.3.1 プログラマブル ヒステリシス コンパレータ
        2. 6.4.3.2 プログラマブル ウィンドウ コンパレータ
      4. 6.4.4 フォールトダンプ モード
      5. 6.4.5 アプリケーション固有のモード
        1. 6.4.5.1 電圧マージン処理およびスケーリング
          1. 6.4.5.1.1 ハイインピーダンスおよび PROTECT 入力
          2. 6.4.5.1.2 プログラム可能なスルーレート コントロール
          3. 6.4.5.1.3 PMBus 互換モード
        2. 6.4.5.2 機能生成
          1. 6.4.5.2.1 三角波生成
          2. 6.4.5.2.2 ノコギリ波生成
          3. 6.4.5.2.3 正弦波形生成
      6. 6.4.6 デバイスのリセットと故障管理
        1. 6.4.6.1 パワーオン リセット (POR)
        2. 6.4.6.2 外部リセット
        3. 6.4.6.3 レジスタ マップ ロック
        4. 6.4.6.4 NVM 巡回冗長検査 (CRC)
          1. 6.4.6.4.1 NVM-CRC-FAIL-USER ビット
          2. 6.4.6.4.2 NVM-CRC-FAIL-INT ビット
      7. 6.4.7 パワーダウン モード
    5. 6.5 プログラミング
      1. 6.5.1 SPI プログラミングモード
      2. 6.5.2 I2C プログラミング モード
        1. 6.5.2.1 F/S モードのプロトコル
        2. 6.5.2.2 I2C 更新シーケンス
          1. 6.5.2.2.1 アドレス バイト
          2. 6.5.2.2.2 コマンド バイト
        3. 6.5.2.3 I2C 読み出しシーケンス
      3. 6.5.3 汎用入出力 (GPIO) モード
    6. 6.6 レジスタ マップ
      1. 6.6.1  NOP レジスタ (アドレス = 00h) [リセット = 0000h]
      2. 6.6.2  DAC-MARGIN-HIGH レジスタ (アドレス = 13h、01h) [リセット = 0000h]
      3. 6.6.3  DAC-MARGIN-LOW レジスタ (アドレス = 14h、02h) [リセット = 0000h]
      4. 6.6.4  DAC-X-VOUT-CMP-CONFIG レジスタ (アドレス = 15h、03h) [reset = 0000h]
      5. 6.6.5  DAC-X-IOUT-MISC-CONFIG レジスタ (アドレス = 16h、04h) [reset = 0000h]
      6. 6.6.6  DAC-X-CMP-MODE-CONFIG レジスタ (アドレス = 17h、05h) [reset = 0000h]
      7. 6.6.7  DAC-FUNC-CONFIG レジスタ (アドレス = 18h、06h) [reset = 0000h]
      8. 6.6.8  DAC-X-DATA レジスタ (アドレス = 1Ch、19h) [リセット = 0000h]
      9. 6.6.9  COMMON-CONFIG レジスタ (アドレス = 1Fh) [リセット = 0FFFh]
      10. 6.6.10 COMMON-TRIGGER レジスタ (アドレス = 20h) [リセット = 0000h]
      11. 6.6.11 COMMON-DAC-TRIG レジスタ (アドレス = 21h) [リセット = 0000h]
      12. 6.6.12 GENERAL-STATUS レジスタ (アドレス = 22h) [リセット = 00h、DEVICE-ID、VERSION-ID]
      13. 6.6.13 CMP-STATUS レジスタ (アドレス = 23h) [リセット = 0000h]
      14. 6.6.14 GPIO-CONFIG レジスタ (アドレス = 24h) [リセット = 0000h]
      15. 6.6.15 DEVICE-MODE-CONFIG レジスタ (アドレス = 25h) [リセット = 0000h]
      16. 6.6.16 INTERFACE-CONFIG レジスタ (アドレス = 26h) [リセット = 0000h]
      17. 6.6.17 SRAM-CONFIG レジスタ (アドレス = 2Bh) [リセット = 0000h]
      18. 6.6.18 SRAM-DATA レジスタ (アドレス = 2Ch) [リセット = 0000h]
      19. 6.6.19 BRDCAST-DATA レジスタ (アドレス = 50h) [リセット = 0000h]
      20. 6.6.20 PMBUS-PAGE レジスタ [リセット = 0300h]
      21. 6.6.21 PMBUS-OP-CMD-X レジスタ [リセット = 0000h]
      22. 6.6.22 PMBUS-CML レジスタ [リセット = 0000h]
      23. 6.6.23 PMBUS-VERSION レジスタ [リセット = 2200h]
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • YBH|16
サーマルパッド・メカニカル・データ
発注情報
6.4.5.1.2 プログラム可能なスルーレート コントロール

DAC データ レジスタに書き込まれると、DAC 出力 (VOUT) の電圧は、電気的特性で指定されたスルー レートとセトリング時間に従って、すぐに新しいコードに遷移します。

スルー レート コントール能を使用すると、ユーザーは出力電圧 (VOUT) の変化率を制御できます。この機能を有効にすると (SLEW-RATE-X[3:0] ビットを使用)、DAC 出力は、DAC-X-FUNC-CONFIG レジスタの CODE-STEP-X ビットと SLEW-RATE-X ビットで設定されたステップサイズとステップあたりの時間間隔を使用して、現在のコードから DAC-X-MARGIN-HIGH レジスタまたは DAC-X-MARGIN-LOW レジスタのコードに変更されます (DAC にマージン high または low コマンドが発行された場合)。

  • SLEW-RATE-X は、デジタル スルーが更新されるステップごとの時間間隔を定義します。
  • CODE-STEP-X は、対応するチャネルの各更新時に出力値が変化する LSB の数を定義します。

表 6-5 と 表 6-6 は、CODE-STEP-X と SLEW-RATE-X で利用可能な異なる設定を示しています。デフォルトのスルーレート コントロール設定である「no-slew」では、出力は出力駆動回路と接続された負荷によって制限されるレートで即座に変化します。

スルーレート コントロール機能を使用する場合、プログラムされたスルーレートで出力の変化が発生します。図 6-10 は、この構成で出力が階段状態になることを示しています。出力スルー動作中は、CODE-STEP-X、SLEW-RATE-X、またはDAC-X-DATAに書き込まないでください。式 5 はスルー時間 (tSLEW) を計算するための式です。

DAC63202W プログラム可能なスルーレート コントロール図 6-10 プログラム可能なスルーレート コントロール
式 5. t S L E W = S L E W _ R A T E × C E I L I N G M A R G I N _ H I G H - M A R G I N _ L O W C O D E _ S T E P + 1

ここで

  • SLEW_RATE は、表 6-6 に指定された SLEW-RATE-X 設定です。
  • CODE_STEP は、表 6-5 に指定された CODE-STEP-X 設定です。
  • MARGIN_HIGH は、DAC-X-MARGIN-HIGH レジスタの DAC-X-MAGIN-HIGH ビットの 10 進数値です。
  • MARGIN_LOW は、DAC-X-MARGIN-LOW レジスタの DAC-X-MAGIN-LOW ビットの 10 進数値です。
表 6-5 コードステップ
レジスタ CODE-STEP-X[2] CODE-STEP-X[1] CODE-STEP-X[0] CODE STEP SIZE
DAC-X-FUNC-CONFIG 0 0 0 1 LSB (デフォルト)
0 0 1 2 LSB
0 1 0 3 LSB
0 1 1 4 LSB
1 0 0 6 LSB
1 0 1 8 LSB
1 1 0 16 LSB
1 1 1 32 LSB
表 6-6 スルー レート
レジスタ SLEW-RATE-X[3] SLEW-RATE-X[2] SLEW-RATE-X[1] SLEW-RATE-X[0] TIME PERIOD
(PER STEP)
DAC-X-FUNC-CONFIG 0 0 0 0 スルーなし (デフォルト)
0 0 0 1 4µs
0 0 1 0 8µs
0 0 1 1 12µs
0 1 0 0 18µs
0 1 0 1 27µs
0 1 1 0 40.5µs
0 1 1 1 60.75µs
1 0 0 0 91.13µs
1 0 0 1 136.69µs
1 0 1 0 239.2µs
1 0 1 1 418.61µs
1 1 0 0 732.56µs
1 1 0 1 1281.98µs
1 1 1 0 2563.96µs
1 1 1 1 5127.92µs