JAJSID0I December   2019  – August 2025 DP83826E , DP83826I

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 モード比較表
  6. 5 ピン構成および機能 (ENHANCED モード)
  7. 6 ピン構成および機能 (BASIC モード)
  8. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 タイミング要件
    7. 7.7 タイミング図
    8. 7.8 代表的特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  オートネゴシエーション (速度 / 二重モード選択)
      2. 8.3.2  Auto-MDIX の解決
      3. 8.3.3  EEE (Energy Efficient Ethernet)
        1. 8.3.3.1 EEE の概要
        2. 8.3.3.2 EEE ネゴシエーション
      4. 8.3.4  802.3az をサポートしていないレガシー MAC のための EEE
      5. 8.3.5  WoL (Wake-on-LAN) パケット検出
        1. 8.3.5.1 マジック パケット構造
        2. 8.3.5.2 マジック パケットの例
        3. 8.3.5.3 Wake-on-LAN の構成と状態
      6. 8.3.6  低消費電力モード
        1. 8.3.6.1 アクティブ スリープ
        2. 8.3.6.2 IEEE パワーダウン
        3. 8.3.6.3 ディープ パワー ダウン状態
      7. 8.3.7  RMII リピータ モード
      8. 8.3.8  クロック出力
      9. 8.3.9  MII (Media Independent Interface)
      10. 8.3.10 RMII (Reduced Media Independent Interface)
      11. 8.3.11 シリアル マネージメント インターフェイス
        1. 8.3.11.1 拡張レジスタ スペース アクセス
        2. 8.3.11.2 書き込みアドレス動作
        3. 8.3.11.3 読み出しアドレス動作
        4. 8.3.11.4 書き込み（ポスト インクリメントなし）動作
        5. 8.3.11.5 読み出し (ポスト インクリメントなし) 動作
        6. 8.3.11.6 書き込み動作の例 (ポスト インクリメントなし)
      12. 8.3.12 100BASE-TX
        1. 8.3.12.1 100BASE-TX トランスミッタ
          1. 8.3.12.1.1 コード グループのコード化と注入
          2. 8.3.12.1.2 スクランブル機能
          3. 8.3.12.1.3 NRZ から NRZI へのエンコーダ
          4. 8.3.12.1.4 バイナリから MLT-3 へのコンバータ
        2. 8.3.12.2 100BASE-TX レシーバ
      13. 8.3.13 10BASE-Te
        1. 8.3.13.1 スケルチ
        2. 8.3.13.2 通常リンク パルスの検出と生成
        3. 8.3.13.3 ジャバー
        4. 8.3.13.4 アクティブ リンクの極性検出と訂正
      14. 8.3.14 ループバック モード
        1. 8.3.14.1 ニアエンド ループバック
        2. 8.3.14.2 MII のループバック
        3. 8.3.14.3 PCS のループバック
        4. 8.3.14.4 デジタル ループバック
        5. 8.3.14.5 アナログ ループバック
        6. 8.3.14.6 ファーエンド (リバース) ループバック
      15. 8.3.15 BIST の構成
      16. 8.3.16 ケーブル診断
        1. 8.3.16.1 時間領域反射計測 (TDR)
      17. 8.3.17 高速リンク ドロップ機能
      18. 8.3.18 LED と GPIO の構成
    4. 8.4 プログラミング
      1. 8.4.1 ハードウェア ブートストラップ構成
        1. 8.4.1.1 ブートストラップ構成 (ENHANCED モード)
        2. 8.4.1.2 ストラップ構成 (BASIC モード)
    5. 8.5 レジスタ マップ
      1. 8.5.1 DP83826 のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 ツイストペア インターフェイス (TPI) ネットワーク回路
      2. 9.2.2 トランスに関する推奨事項
      3. 9.2.3 静電容量式 DC ブロッキング
      4. 9.2.4 設計要件
        1. 9.2.4.1 クロック要件
          1. 9.2.4.1.1 発振器
          2. 9.2.4.1.2 水晶振動子
      5. 9.2.5 詳細な設計手順
        1. 9.2.5.1 MII のレイアウト ガイドライン
        2. 9.2.5.2 RMII のレイアウト ガイドライン
        3. 9.2.5.3 MDI のレイアウト ガイドライン
      6. 9.2.6 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 トランスのレイアウト
        4. 9.4.1.4 金属注入
        5. 9.4.1.5 PCB 層スタッキング
          1. 9.4.1.5.1 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6 ピン構成および機能 (BASIC モード)

BASIC モードは、DP83826 がスタートアップ時に構成できる 2 つのモードのうちの 1 つです。このモードでは、DP83826 はすべての標準イーサネット アプリケーションをサポートでき、現在多くのアプリケーションで使用されている一般的なピン配置構成に一致します。DP83826 を BASIC モードに構成するには、ModeSelect (ピン 1) を GND に短絡します。

図 6-1 RHB パッケージ
32 ピン QFN
(上面図)
表 6-1 ピン機能 (BASIC モード)
ピンタイプ(1)説明
名称なし
ModeSelect1リセット：I、PU アクティブ：I、PUこのピンは、次の動作モードを選択します：BASIC モードまたは ENHANCED モード。DP83826 を BASIC モードに構成するには、このピンを GND に短絡する必要があります。ENHANCED モードの場合、このピンは NC のままにするか、抵抗で VDDIO にプルアップします。
CEXT2A外部コンデンサ：CEXT ピンは、2nF のコンデンサを通して GND に接続します。
VDDA3V33電源入力アナログ電源：3.3Vデカップリング コンデンサの要件については、データシートの「電源に関する推奨事項」セクションを参照してください。
RD_M4A差動受信入力 (PMD) ：これらの差動入力は、10BASE-Te または 100BASE-TX 固有の信号モードを受け入れるように自動的に構成されます。
RD_P5A
TD_M6A差動送信出力 (PMD) ：これらの差動出力は、PHY に選択されている構成に基づいて、10BASE-Te または 100BASE-TX のいずれかの信号モードに構成されます。
TD_P7A
XO8A水晶振動子出力：基準クロック出力。XO ピンは水晶振動子の場合にのみ使用されます。CMOS レベル発振器を XI に接続する場合、このピンをフローティングのままにします。
XI/50MHzIn9A水晶振動子または発振器の入力クロック：

MII モードまたは RMII リーダー モード：25MHz ± 50ppm の水晶振動子または発振器クロック。

RMII フォロワ モード：50MHz ± 50ppm の CMOS レベル発振器クロック。

RBIAS10Aバイアス抵抗：RBIAS 値 6.49kΩ (グランドに 1% の精度で接続)。
MDIO11リセット：I、PU アクティブ：I/O、PU管理データ I/O：管理ステーションまたは PHY から出力される可能性がある双方向管理データ信号。このピンには、10kΩ への内部プルアップ抵抗が搭載されています。必要に応じて、外部プルアップ抵抗を追加できます。
MDC12リセット：I、PD アクティブ：I、PD管理データ クロック：MDIO シリアル管理入力 / 出力データへの同期クロック。このクロックは、MAC の送信クロックおよび受信クロックと非同期にすることができます。最大クロック レートは 25MHz です。最小クロック レートはありません。
RX_D313リセット：I、PU アクティブ：O

Strap7

受信データ：ケーブルで受信されたシンボルは、RX_CLK の立ち上がりエッジに同期してデコードされ、これらのピンに表示されます。RX_DV がアサートされている場合、有効なデータが含まれています。MII モードでは、ニブル (RX_D[3:0]) を受信します。RMII モードでは、2 ビットの RX_D[1:0] を受信します。
RX_D214リセット：I、PD アクティブ：O

Strap8

RX_D115リセット：I、PD アクティブ：O

Strap9

RX_D016リセット：I、PU アクティブ：O

Strap0

VDDIO17電源I/O 電源電圧：3.3V または 1.8V。デカップリング コンデンサの要件については、データシートの「電源に関する推奨事項」セクションを参照してください。
RX_DV/ CRS_DV18リセット：I、PD アクティブ：O

Strap10

受信データ有効：このピンは、MII モードの場合は RX_D[3:0]、RMII モードの場合は RX_D[1:0] に有効なデータが存在することを示します。MII モードでは、このピンは RX_DV として機能します。RMII モードでは、このピンは CRS_DV として機能し、RMII キャリアと受信データの有効な通知を組み合わせます。
RX_CLK/ 50MHz_RMII19リセット：I、PD アクティブ：OMII 受信クロック：MII 受信クロックは、速度 100Mbps の 25MHz 基準クロックおよび受信データ ストリームから取得される速度 10Mbps の 2.5MHz 基準クロックを供給します。

RMII リーダー モードでは、これにより 50MHz 基準クロックを供給します。RMII フォロワ モードでは、このピンは使われず、入力 / PD のままになります。

RX_ER20リセット：I、PD アクティブ：O

Strap6

受信エラー：このピンは、MII モードおよび RMII モードの両方で受信パケット内にエラー シンボルが検出されたことを示します。MII モードでは、RX_CLK の立ち上がりエッジに同期して、RX_ER が High にアサートされます。RMII モードでは、基準クロックの立ち上がりエッジに同期して、RX_ER が High にアサートされます。受信エラー (アイドル中のエラーを含む) が発生するたびに、RX_ER が High にアサートされます。
INT21リセット：I、PU。アクティブ：O、PU割り込み：割り込み状態が発生すると、このピンは Low にアサートされます。このピンには、弱い内部プルアップ抵抗 (9.5kΩ) のオープン ドレイン出力があります。一部のアプリケーションでは、外部 PU 抵抗が必要となります。
TX_CLK22リセット：I、PD アクティブ：O

Strap5

MII 送信クロック：MII 送信クロックは、速度 100Mbps の 25MHz 基準クロックおよび速度 10Mbps の 2.5MHz 基準クロックを提供します。MII モードでは、このクロックの位相は基準クロックを基準として一定となることに注意してください。このような一定位相を必要とするアプリケーションで、この機能を使用できます。RMII モードでは使用されません。
TX_EN23リセット：I、PD アクティブ：I、PD送信イネーブル：TX_EN は、TX_CLK の立ち上がりエッジに示されます。TX_EN は、MII モードでは TX_D[3:0]、RMII モードでは TX_D[1:0] に有効なデータ入力が存在することを示します。TX_EN はアクティブ High 信号です。
TX_D024リセット：I、PD アクティブ：I、PD送信データ：

MII モードでは、MAC から受信された送信データ ニブルは TX_CLK の立ち上がりエッジに同期します。

RMII モードでは、MAC から受信された TX_D[1:0] は基準クロックの立ち上がりエッジに同期します。

TX_D125リセット：I、PD アクティブ：I、PD
TX_D226リセット：I、PD アクティブ：I、PD
TX_D327リセット：I、PD アクティブ：I、PD
COL28リセット：I、PD アクティブ：O

Strap4

衝突検出：

MII モード：全二重モードでは、このピンは常に Low です。半二重モードでは、送信メディアと受信メディアの両方がアイドル状態でない場合にのみ、このピン が High にアサートされます。

RMII モードでは、このピンは使用されません。

CRS29リセット：I、PD アクティブ：O

Strap3

搬送波検知：

MII モードでは、受信メディアまたは送信メディアがアイドルでない場合、このピンが High にアサートされます。

搬送波検知または受信データは有効です。RMII モードでは、このピンは使用されません。

LED030リセット：I、PU アクティブ：O

Strap2

LED0：この LED は、リンクのステータスに加えて、送受信アクティビティを示します。リンクが正常な場合は LED が点灯します。トランスミッタまたはレシーバがアクティブになると、LED が点滅します。

LED 極性はアクティブ Low に固定されます。ストラップ目的で外部プルダウンを必要とする場合、LED とストラップの両方を正しく動作させるために、ストラップと LED の直列抵抗の両方を調整する必要があります。詳細については、LED セクションを参照してください。

LED1/TX_ER31リセット：I、PU アクティブ：O

Strap1

LED1：このピンは、デフォルトで LED1 として機能します。リンクが 100Mbps の場合は LED が点灯します。リンクが 10Mbps の場合、またはリンクがない場合は、LED は消灯したままになります。レジスタ設定により、このピンを TX_ER に構成できます。

LED 極性はアクティブ Low に固定されます。ストラップ目的で外部プルダウンを必要とする場合、LED とストラップの両方を正しく動作させるために、ストラップと LED の直列抵抗の両方を調整する必要があります。詳細については、LED セクションを参照してください。

RST_N32リセット：I、PU アクティブ：I、PUリセット Low：RST_N ピンはアクティブ Low リセット入力です。このピンを 25μs 以上 Low にアサートすると、リセット プロセスが強制的に開始されます。リセットが開始されると、ストラップ ピンが再スキャンされ、PHY のすべての内部レジスタがデフォルト値にリセットされます。
(1) I = 入力、O = 出力、I/O = 入力 / 出力、A = アナログ、PU または PD = 内部プルアップまたはプルダウン：ハードウェア ブートストラップ構成