JAJSLO8C December   2020  – November 2022 DP83TG720R-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
    1.     ピン機能
    2. 6.1 ピンの状態
    3. 6.2 ピンの電源ドメイン
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 タイミング要件
    7. 7.7 タイミング図
    8. 7.8 LED の駆動特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 診断ツール・キット
        1. 8.3.1.1 信号品質インジケータ
        2. 8.3.1.2 時間領域反射計測
        3. 8.3.1.3 データパス用内蔵セルフ・テスト
          1. 8.3.1.3.1 ループバック・モード
          2. 8.3.1.3.2 データ・ジェネレータ
          3. 8.3.1.3.3 データパスの BIST のプログラミング
        4. 8.3.1.4 温度および電圧センシング
        5. 8.3.1.5 静電気放電 (ESD) 検出
      2. 8.3.2 準拠性テスト・モード
        1. 8.3.2.1 テスト・モード 1
        2. 8.3.2.2 テスト・モード 2
        3. 8.3.2.3 テスト・モード 4
        4. 8.3.2.4 テスト・モード 5
        5. 8.3.2.5 テスト・モード 6
        6. 8.3.2.6 テスト・モード 7
    4. 8.4 デバイスの機能モード
      1. 8.4.1  パワーダウン
      2. 8.4.2  リセット
      3. 8.4.3  スタンバイ
      4. 8.4.4  通常
      5. 8.4.5  スリープ
      6. 8.4.6  状態遷移
        1. 8.4.6.1 状態遷移 #1 - スタンバイから通常動作へ
        2. 8.4.6.2 状態遷移 #2 - 通常動作からスタンバイへ
        3. 8.4.6.3 状態遷移 #3 - 通常動作からスリープへ
        4. 8.4.6.4 状態遷移 #4 - スリープから通常動作へ
      7. 8.4.7  MDI (Media Dependent Interface)
        1. 8.4.7.1 MDI マスタと MDI スレーブの構成
        2. 8.4.7.2 自動極性検出および訂正
      8. 8.4.8  MAC インターフェイス
        1. 8.4.8.1 RGMII (Reduced Gigabit Media Independent Interface)
      9. 8.4.9  シリアル・マネージメント・インターフェイス
      10. 8.4.10 ダイレクト・レジスタ・アクセス
      11. 8.4.11 拡張レジスタ・スペース・アクセス
      12. 8.4.12 書き込みアドレス動作
        1. 8.4.12.1 書き込みアドレス動作の例
      13. 8.4.13 読み出しアドレス動作
        1. 8.4.13.1 読み出しアドレス動作の例
      14. 8.4.14 書き込み動作 (ポスト・インクリメントなし)
        1. 8.4.14.1 書き込み動作の例 (ポスト・インクリメントなし)
      15. 8.4.15 読み出し動作 (ポスト・インクリメントなし)
        1. 8.4.15.1 読み出し動作の例 (ポスト・インクリメントなし)
      16. 8.4.16 書き込み動作 (ポスト・インクリメントあり)
        1. 8.4.16.1 書き込み動作の例 (ポスト・インクリメントあり)
      17. 8.4.17 読み出し動作 (ポスト・インクリメントあり)
        1. 8.4.17.1 読み出し動作の例 (ポスト・インクリメントあり)
    5. 8.5 プログラミング
      1. 8.5.1 ストラップ構成
      2. 8.5.2 LED の構成
      3. 8.5.3 PHY アドレスの設定
    6. 8.6 レジスタ・マップ
      1. 8.6.1 レジスタ・アクセスの概要
      2. 8.6.2 DP83TG720 Registers
        1. 8.6.2.1 基本レジスタ
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
  10. 10電源に関する推奨事項
  11. 11テキサス・インスツルメンツの 100BT1 PHY との互換性
  12. 12レイアウト
    1. 12.1 レイアウトのガイドライン
      1. 12.1.1 信号トレース
      2. 12.1.2 復帰パス
      3. 12.1.3 物理メディアの接続
      4. 12.1.4 金属注入
      5. 12.1.5 PCB 層スタッキング
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 ドキュメントの更新通知を受け取る方法
    2. 13.2 サポート・リソース
    3. 13.3 商標
    4. 13.4 静電気放電に関する注意事項
    5. 13.5 用語集
  14. 14メカニカル、パッケージ、および注文情報
    1. 14.1 付録：パッケージ・オプション
      1. 14.1.1 パッケージ情報
      2. 14.1.2 テープおよびリール情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

12.1.1 信号トレース

PCB トレースは損失が大きいため、長いトレースが信号品質を低下させる可能性があります。トレースはできるだけ短くする必要があります。特に記述のない限り、すべての信号トレースは 50Ω のシングルエンド・インピーダンスとするものとします。差動トレースは、50Ω シングルエンドおよび 100Ω 差動とするものとします。初めから終わりまでインピーダンスが制御されるように注意します。インピーダンスの不連続性は反射を引き起こし、放射とシグナル・インテグリティの問題につながります。スタブは、すべての信号トレース (特に差動信号ペア) で回避するものとします。

GUID-A799ACCB-18DA-4D5B-88A4-45871D43B313-low.png図 12-1 差動信号トレースの配線

差動ペア内では、トレースを互いに並行させ、長さを一致させる必要があります。長さを一致させることで遅延の差が最小化され、同相ノイズと放射の増加を防止できます。MAC インターフェイス接続でも、長さを一致させることは重要です。すべての送信信号トレースは互いに同じ長さとし、すべての受信信号トレースは互いに同じ長さとします。

理想的には、信号パスのトレースには交差もビアも存在しないようにします。ビアにはインピーダンスの不連続性を生じさせるため、できるだけ少なくします。トレース・ペアは同じ層に配線します。異なる層の信号は、それらの間に少なくとも 1 つの復帰パス・プレーンがない限り、互いに交差させてはなりません。差動ペアは、それらの間の結合距離を常に一定に保つ必要があります。利便性と効率性を高めるため、重要な信号 (例：MDI 差動ペア、基準クロック、MAC IF トレース) を最初に配線することを推奨します。