JAJSLO8C December   2020  – November 2022 DP83TG720R-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
    1.     ピン機能
    2. 6.1 ピンの状態
    3. 6.2 ピンの電源ドメイン
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 タイミング要件
    7. 7.7 タイミング図
    8. 7.8 LED の駆動特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 診断ツール・キット
        1. 8.3.1.1 信号品質インジケータ
        2. 8.3.1.2 時間領域反射計測
        3. 8.3.1.3 データパス用内蔵セルフ・テスト
          1. 8.3.1.3.1 ループバック・モード
          2. 8.3.1.3.2 データ・ジェネレータ
          3. 8.3.1.3.3 データパスの BIST のプログラミング
        4. 8.3.1.4 温度および電圧センシング
        5. 8.3.1.5 静電気放電 (ESD) 検出
      2. 8.3.2 準拠性テスト・モード
        1. 8.3.2.1 テスト・モード 1
        2. 8.3.2.2 テスト・モード 2
        3. 8.3.2.3 テスト・モード 4
        4. 8.3.2.4 テスト・モード 5
        5. 8.3.2.5 テスト・モード 6
        6. 8.3.2.6 テスト・モード 7
    4. 8.4 デバイスの機能モード
      1. 8.4.1  パワーダウン
      2. 8.4.2  リセット
      3. 8.4.3  スタンバイ
      4. 8.4.4  通常
      5. 8.4.5  スリープ
      6. 8.4.6  状態遷移
        1. 8.4.6.1 状態遷移 #1 - スタンバイから通常動作へ
        2. 8.4.6.2 状態遷移 #2 - 通常動作からスタンバイへ
        3. 8.4.6.3 状態遷移 #3 - 通常動作からスリープへ
        4. 8.4.6.4 状態遷移 #4 - スリープから通常動作へ
      7. 8.4.7  MDI (Media Dependent Interface)
        1. 8.4.7.1 MDI マスタと MDI スレーブの構成
        2. 8.4.7.2 自動極性検出および訂正
      8. 8.4.8  MAC インターフェイス
        1. 8.4.8.1 RGMII (Reduced Gigabit Media Independent Interface)
      9. 8.4.9  シリアル・マネージメント・インターフェイス
      10. 8.4.10 ダイレクト・レジスタ・アクセス
      11. 8.4.11 拡張レジスタ・スペース・アクセス
      12. 8.4.12 書き込みアドレス動作
        1. 8.4.12.1 書き込みアドレス動作の例
      13. 8.4.13 読み出しアドレス動作
        1. 8.4.13.1 読み出しアドレス動作の例
      14. 8.4.14 書き込み動作 (ポスト・インクリメントなし)
        1. 8.4.14.1 書き込み動作の例 (ポスト・インクリメントなし)
      15. 8.4.15 読み出し動作 (ポスト・インクリメントなし)
        1. 8.4.15.1 読み出し動作の例 (ポスト・インクリメントなし)
      16. 8.4.16 書き込み動作 (ポスト・インクリメントあり)
        1. 8.4.16.1 書き込み動作の例 (ポスト・インクリメントあり)
      17. 8.4.17 読み出し動作 (ポスト・インクリメントあり)
        1. 8.4.17.1 読み出し動作の例 (ポスト・インクリメントあり)
    5. 8.5 プログラミング
      1. 8.5.1 ストラップ構成
      2. 8.5.2 LED の構成
      3. 8.5.3 PHY アドレスの設定
    6. 8.6 レジスタ・マップ
      1. 8.6.1 レジスタ・アクセスの概要
      2. 8.6.2 DP83TG720 Registers
        1. 8.6.2.1 基本レジスタ
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
  10. 10電源に関する推奨事項
  11. 11テキサス・インスツルメンツの 100BT1 PHY との互換性
  12. 12レイアウト
    1. 12.1 レイアウトのガイドライン
      1. 12.1.1 信号トレース
      2. 12.1.2 復帰パス
      3. 12.1.3 物理メディアの接続
      4. 12.1.4 金属注入
      5. 12.1.5 PCB 層スタッキング
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 ドキュメントの更新通知を受け取る方法
    2. 13.2 サポート・リソース
    3. 13.3 商標
    4. 13.4 静電気放電に関する注意事項
    5. 13.5 用語集
  14. 14メカニカル、パッケージ、および注文情報
    1. 14.1 付録：パッケージ・オプション
      1. 14.1.1 パッケージ情報
      2. 14.1.2 テープおよびリール情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.4.8.1 RGMII (Reduced Gigabit Media Independent Interface)

DP83TG720R-Q1 は、RGMII バージョン 2.0 で規定された RGMII (Reduced Gigabit Media Independent Interface) もサポートしています。RGMII は、MAC と PHY の接続に必要なピン数が少なくなるように設計されています。この目標を達成するため、制御信号が多重化されています。送信パスと受信パスの制御信号ピンをサンプリングするためにクロックの立ち上がりエッジと立ち下がりエッジの両方が使用されます。1Gbps 動作の場合、RX_CLK と TX_CLK は 125MHz で動作します。

表 8-9 に、RGMII 信号のまとめを示します。

表 8-9 RGMII 信号
機能ピン数
データ信号TX_D[3:0]
RX_D[3:0]
制御信号TX_CTRL
RX_CTRL
クロック信号TX_CLK
RX_CLK
GUID-BCC07449-F89E-4BC6-95AC-24CFCCE4DCFE-low.gif図 8-13 RGMII の接続
表 8-10 RGMII の送信エンコード
TX_CTRL
(立ち上がりエッジ)		TX_CTRL
(立ち下がりエッジ)		TX_D[3:0]説明
000000～1111通常のフレーム間
010000～1111予約済み
100000～1111通常のデータの送信
110000～1111送信エラーの伝搬
表 8-11 RGMII の受信エンコード
RX_CTRL
(立ち上がりエッジ)		RX_CTRL
(立ち下がりエッジ)		RX_D[3:0]説明
000000～1111通常のフレーム間
010000～1101予約済み
011110誤キャリアの表示
011111予約済み
100000～1111通常のデータの受信
110000～1111エラーを含むデータの受信

DP83TG720R-Q1 は、リンク・ステータス検出の簡素化に役立つように、インバンド・ステータス表示をサポートしています。表 8-12 に、RX_D[3:0] ピンのフレーム間信号を示します。

表 8-12 RGMII インバンド・ステータス
RX_CTRLRX_D3RX_D[2:1]RX_D0
0

注：

インバンド・ステータスは、RX_CTRL が Low のときのみ有効です。		二重モードのステータス：

0 = 半二重

1 = 全二重

RX_CLK クロック速度：

00 = 2.5MHz

01 = 25MHz

10 = 125MHz

11 = 予約済み

リンク・ステータス：

0 = リンクが確立されていない

1 = 有効なリンクが確立されている

ギガビット・イーサネットのための RGMII MAC インターフェイスには、システム・レベルの性能を満たすための厳格なタイミング要件があります。これらのタイミング要件を満たし、RGMII 上の各種の MAC で動作させるには、PCB を設計する際に以下の要件を考慮することを推奨します。DP83TG720 の IBIS モデルを使って、ボード・レベルのシグナル・インテグリティをチェックすることも推奨します。

RGMII-TX の要件

  • RGMII TX 信号は、50Ω ±15% に制御されたインピーダンスで基板配線を行うものとします。
  • シグナル・インテグリティ性能を向上させるため、最大配線長を 5 インチに制限するものとします。
  • 図 8-14 に、TX* 信号の RGMII インターフェイス要件を示します。MAC RGMII ドライバの出力インピーダンスは 50Ω ±20% とします。
  • TP2 (図 8-14) でのすべての RGMII TX 信号のスキューは ±500ps 未満とします。
  • TP1 と TP2 (図 8-14) でのシグナル・インテグリティについては、IBIS モデル・シミュレーションで検証を行い、以下の要件に準拠していることを確認するものとします。
    • TP2 では、信号は 1ns の立ち上がり / 立ち下がり時間 (信号振幅の 20% と 80% の間) を満たすものとします。
    • 立ち上がり / 立ち下がり時間は、TP2 での VIH/VIL レベル間で単調であるものとします。
GUID-E1B33FEA-CA83-47E3-8AF8-179CE074F114-low.gif図 8-14 RGMII TX の要件

RGMII-RX の要件

  • RGMII RX 信号は、50Ω ±15% に制御されたインピーダンスで基板配線を行うものとします。
  • シグナル・インテグリティ性能を向上させるため、最大配線長を 5 インチに制限するものとします。
  • TP3/TP4 にダンピング抵抗 (図 8-15) を追加しないでください。RX 信号のシグナル・インテグリティに影響を及ぼすためです。
  • 図 8-15 に、RX* 信号の RGMII インターフェイス要件を示します。MAC RGMII ドライバの出力インピーダンスは 50Ω ±20% とするものとします。
  • TP3 と TP4 (図 8-15) でのシグナル・インテグリティについては、IBIS モデル・シミュレーションで検証を行い、以下の要件に準拠していることを確認するものとします。
    • TP4 では、信号は 1ns の立ち上がり / 立ち下がり時間 (信号振幅の 20% と 80% の間) を満たすものとします。
    • 立ち上がり / 立ち下がり時間は、TP4 での VIH/VIL レベル間で単調であるものとします。
GUID-A8390198-86F9-45E5-AFB8-03E5F287745D-low.gif図 8-15 RGMII RX の要件
注:
  1. EMC 放射を最小限に抑えるため、埋め込み配線で RGMII を配線することを推奨します。
  2. 埋め込み配線は、PHY と MAC にできるだけ近付けたビアを使って接続するものとします。