JAJSLO8D December   2020  – April 2025 DP83TG720R-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
    1.     ピンの機能
    2. 5.1 ピンの状態
    3. 5.2 ピンの電源ドメイン
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 LED の駆動特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 診断ツール・キット
        1. 7.3.1.1 信号品質インジケータ
        2. 7.3.1.2 時間領域反射計測
        3. 7.3.1.3 データパス用内蔵セルフ・テスト
          1. 7.3.1.3.1 ループバック モード
          2. 7.3.1.3.2 データ・ジェネレータ
          3. 7.3.1.3.3 データパスの BIST のプログラミング
        4. 7.3.1.4 温度および電圧センシング
        5. 7.3.1.5 静電気放電 (ESD) 検出
      2. 7.3.2 準拠性テスト・モード
        1. 7.3.2.1 テスト・モード 1
        2. 7.3.2.2 テスト モード 2
        3. 7.3.2.3 テスト・モード 4
        4. 7.3.2.4 テスト・モード 5
        5. 7.3.2.5 テスト モード 6
        6. 7.3.2.6 テスト・モード 7
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーダウン
      2. 7.4.2 リセット
      3. 7.4.3 スタンバイ
      4. 7.4.4 通常
      5. 7.4.5 スリープ
      6. 7.4.6 状態遷移
        1. 7.4.6.1 状態遷移 #1 - スタンバイから通常動作へ
        2. 7.4.6.2 状態遷移 #2 - 通常動作からスタンバイへ
        3. 7.4.6.3 状態遷移 #3 - 通常動作からスリープへ
        4. 7.4.6.4 状態遷移 #4 - スリープから通常動作へ
      7. 7.4.7 MDI (Media Dependent Interface)
        1. 7.4.7.1 MDI マスタと MDI スレーブの構成
        2. 7.4.7.2 自動極性検出および訂正
      8. 7.4.8 MAC インターフェイス
        1. 7.4.8.1 RGMII (Reduced Gigabit Media Independent Interface)
      9. 7.4.9 シリアル マネージメント インターフェイス
        1. 7.4.9.1 ダイレクト・レジスタ・アクセス
        2. 7.4.9.2 拡張レジスタ スペース アクセス
          1. 7.4.9.2.1 書き込み動作 (ポスト インクリメントなし)
          2. 7.4.9.2.2 読み出し動作 (ポスト インクリメントなし)
          3. 7.4.9.2.3 書き込み動作 (ポスト インクリメントあり)
          4. 7.4.9.2.4 読み出し動作 (ポスト インクリメントあり)
    5. 7.5 プログラミング
      1. 7.5.1 ストラップ構成
      2. 7.5.2 LED の構成
      3. 7.5.3 PHY アドレスの設定
    6. 7.6 レジスタマップ
      1. 7.6.1 レジスタ・アクセスの概要
      2. 7.6.2 DP83TG720 のレジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
    3. 8.3 電源に関する推奨事項
    4. 8.4 テキサス・インスツルメンツの 100BT1 PHY との互換性
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
        1. 8.5.1.1 信号トレース
        2. 8.5.1.2 復帰パス
        3. 8.5.1.3 物理メディアの接続
        4. 8.5.1.4 金属注入
        5. 8.5.1.5 PCB 層スタッキング
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 付録：パッケージ・オプション
      1. 11.1.1 パッケージ情報
      2. 11.1.2 テープおよびリール情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.4.9.2 拡張レジスタ スペース アクセス

DP83TG720R-Q1 の SMI 機能は、レジスタ REGCR (0x000Dh) および ADDAR (0x000Eh) と MMD (MDIO Manageable Device) 間接方式 (IEEE 802.3ah Draft、22 項「アクセス」、45 項「拡張レジスタセット」で定義) を使った拡張レジスタ セットへの読み出しおよび書き込みアクセスをサポートしています。

注:

0x001F を超えるアドレスのレジスタは、間接アクセスを必要とします。間接アクセスの場合、レジスタ書き込みのシーケンスに従う必要があります。MMD 値は、レジスタ セットのデバイス アドレス (DEVAD) を定義します。間接アクセスのためには、DEVAD をレジスタ 0x000D (REGCR) ビット[4：0] に設定する必要があります

DP83TG720R-Q1 は 4 つの MMD デバイス アドレスをサポートしています。4 つの MMD レジスタ空間は次のとおりです。

  1. MMD1F (ベンダ固有のレジスタ)： DEVAD [4:0] = ‘11111’
  2. MMD1 (IEEE 802.3az 定義レジスタ)：DEVAD [4:0] = ‘00001’
  3. MMD3 (IEEE 802.3az 定義レジスタ)：DEVAD [4:0] = ‘00011’
  4. MMD3 (IEEE 802.3az 定義レジスタ)：DEVAD [4:0] = ‘00111’
表 7-14 MMD レジスタ空間の区分
MMD レジスタ空間 レジスタ アドレス範囲
MMD1F 0x000～0x0EFD
MMD1 0x1000～0x1904
MMD3 0x3000～0x390D
MMD7 0x7000～0x7200
注: MMD1/3/7 の場合、レジスタ アドレスの最上位ニブルは、それぞれの MMD 空間を示すために使用されます。実際のレジスタ アクセス動作中は、これを無視する必要があります。たとえば、レジスタ 0x1904 にアクセスするには、レジスタ アドレスとして 0x0904 を、MMD として x01 を使います。

以下のセクションでは、レジスタ REGCR および ADDAR を使って拡張レジスタ セットを操作する方法について説明します。