JAJSIH0B July   2020  – June 2021 DRV8106-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 説明
  4. 4 改訂履歴
    1.     デバイス比較表
  5. 5 ピン構成
    1.     DRV8106-Q1_RHB パッケージ (VQFN) ピン機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
      2. 7.3.2 デバイス・インターフェイス・バリアント
        1. 7.3.2.1 シリアル・ペリフェラル・インターフェイス (SPI)
        2. 7.3.2.2 ハードウェア (H/W)
      3. 7.3.3 入力 PWM モード
        1. 7.3.3.1 ハーフブリッジ制御
      4. 7.3.4 スマート・ゲート・ドライバ
        1. 7.3.4.1 機能ブロック図
        2. 7.3.4.2 スルーレート制御 (IDRIVE)
        3. 7.3.4.3 ゲート・ドライブ・ステート・マシン (TDRIVE)
      5. 7.3.5 電圧増倍 (単段) チャージ・ポンプ
      6. 7.3.6 広同相差動電流シャント・アンプ
      7. 7.3.7 ピン配置
        1. 7.3.7.1 ロジック・レベル入力ピン (DRVOFF、IN1/EN、nHIZx、nSLEEP、nSCS、SCLK、SDI)
        2. 7.3.7.2 ロジック・レベル・プッシュプル出力 (SDO)
        3. 7.3.7.3 ロジック・レベル・オープン・ドレイン出力 (nFAULT)
        4. 7.3.7.4 クワッドレベル入力 (GAIN)
        5. 7.3.7.5 6 レベル入力 (IDRIVE、VDS)
      8. 7.3.8 保護および診断機能
        1. 7.3.8.1  ゲート・ドライバのディセーブルとイネーブル (DRVOFF と EN_DRV)
        2. 7.3.8.2  フォルト・リセット (CLR_FLT)
        3. 7.3.8.3  DVDD ロジック電源パワーオン・リセット (DVDD_POR)
        4. 7.3.8.4  PVDD 電源低電圧監視 (PVDD_UV)
        5. 7.3.8.5  PVDD 電源過電圧監視 (PVDD_OV)
        6. 7.3.8.6  VCP チャージ・ポンプ低電圧誤動作防止 (VCP_UV)
        7. 7.3.8.7  MOSFET VDS 過電流保護 (VDS_OCP)
        8. 7.3.8.8  ゲート・ドライバ・フォルト (VGS_GDF)
        9. 7.3.8.9  過熱警告 (OTW)
        10. 7.3.8.10 サーマル・シャットダウン (OTSD)
        11. 7.3.8.11 オフライン短絡とオープン負荷検出 (OOL / OSC)
        12. 7.3.8.12 障害検出と応答の概略表
    4. 7.4 デバイスの機能モード
      1. 7.4.1 非アクティブまたはスリープ状態
      2. 7.4.2 スタンバイ状態
      3. 7.4.3 動作状態
    5. 7.5 プログラミング
      1. 7.5.1 SPI インターフェイス
      2. 7.5.2 SPI フォーマット
      3. 7.5.3 複数スレーブに対する SPI インターフェイス
        1. 7.5.3.1 デイジー・チェーン内の複数のスレーブ用 SPI インターフェイス
    6. 7.6 レジスタ・マップ
      1. 7.6.1 ステータス・レジスタ
      2. 7.6.2 制御レジスタ
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 ゲート・ドライバ構成
          1. 8.2.2.1.1 VCP 負荷計算の例
          2. 8.2.2.1.2 IDRIVE 計算例
        2. 8.2.2.2 電流シャント・アンプの構成
        3. 8.2.2.3 消費電力
      3. 8.2.3 アプリケーション曲線
  9. 9 電源に関する推奨事項
    1. 9.1 バルク容量
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
      2. 11.1.2 Receiving Notification of Documentation Updates
    2. 11.2 サポート・リソース
    3. 11.3 商標
    4. 11.4 Electrostatic Discharge Caution
    5. 11.5 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RHB|32
サーマルパッド・メカニカル・データ
発注情報

7.3.8.8 ゲート・ドライバ・フォルト (VGS_GDF)

VGS 電圧が VGS_LVL コンパレータ・レベルを tDRIVE 時間よりも長い時間にわたって超えない場合、DRV8106-Q1 は VGS ゲート・フォルト状況を検出します。さらに、独立ハーフブリッジとスプリット HS/LS PWM 制御 (BRG_MODE = 00b、11b) では、すべてのハーフブリッジ、または VGS_IND レジスタ設定によりゲート障害が発生した関連するハーフブリッジのみをディセーブルにするようにデバイスを構成できます。

SPI デバイス・バリアントでは、VGS ゲート・フォルト・モニタが VGS_MODE レジスタ設定により、4 つの異なるモードで応答し、回復できます。

  • ラッチ・フォルト・モード：ゲート・フォルト・イベントの検出後、ゲート・ドライバ・プルダウンはイネーブルになり、nFAULT ピン、FAULT レジスタ・ビット、および関連する VGS レジスタ・ビットがアサートされます。ゲート・フォルト・イベントの解消後、CLR_FLT が発行されるまではフォルト状況はラッチされた状態のままです。
  • サイクルごとのモード：ゲート・フォルト・イベントの検出後、ゲート・ドライバ・プルダウンはイネーブルになり、nFAULT ピン、FAULT レジスタ・ビット、および関連する VGS レジスタ・ビットがアサートされます。次の PWM 入力により、nFAULT ピンと FAULT レジスタ・ビットがクリアされ、ドライバが再度自動的にイネーブルになります。関連する VGS レジスタ・ビットは、CLR_FLT が発行されるまでアサートされた状態のままです。
  • 警告レポートのみモード：過電流イベントは、警告と関連する VGS レジスタ・ビットで通知されます。デバイスは一切対応を行いません。CLR_FLT が発行されるまで、警告はラッチされた状態のままです。
  • ディセーブル・モード：VGS ゲートのフォルト監視はディセーブルとなり、応答や通知を行いません。

H/W デバイス・バリアントでは、VGS ゲート・フォルト・モードはサイクルごとに固定されており、tDRIVE は 4µs に固定されています。独立ハーフブリッジおよび分割 HS/LS PWM 制御モードでは、独立したハーフブリッジ・シャットダウンが自動的にイネーブルになります。また、VDS ピン・マルチレベル入力のレベル 6 により、VGS ゲート・フォルト保護をディセーブルにできます。