JAJSIH0B July   2020  – June 2021 DRV8106-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 説明
  4. 4 改訂履歴
    1.     デバイス比較表
  5. 5 ピン構成
    1.     DRV8106-Q1_RHB パッケージ (VQFN) ピン機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
      2. 7.3.2 デバイス・インターフェイス・バリアント
        1. 7.3.2.1 シリアル・ペリフェラル・インターフェイス (SPI)
        2. 7.3.2.2 ハードウェア (H/W)
      3. 7.3.3 入力 PWM モード
        1. 7.3.3.1 ハーフブリッジ制御
      4. 7.3.4 スマート・ゲート・ドライバ
        1. 7.3.4.1 機能ブロック図
        2. 7.3.4.2 スルーレート制御 (IDRIVE)
        3. 7.3.4.3 ゲート・ドライブ・ステート・マシン (TDRIVE)
      5. 7.3.5 電圧増倍 (単段) チャージ・ポンプ
      6. 7.3.6 広同相差動電流シャント・アンプ
      7. 7.3.7 ピン配置
        1. 7.3.7.1 ロジック・レベル入力ピン (DRVOFF、IN1/EN、nHIZx、nSLEEP、nSCS、SCLK、SDI)
        2. 7.3.7.2 ロジック・レベル・プッシュプル出力 (SDO)
        3. 7.3.7.3 ロジック・レベル・オープン・ドレイン出力 (nFAULT)
        4. 7.3.7.4 クワッドレベル入力 (GAIN)
        5. 7.3.7.5 6 レベル入力 (IDRIVE、VDS)
      8. 7.3.8 保護および診断機能
        1. 7.3.8.1  ゲート・ドライバのディセーブルとイネーブル (DRVOFF と EN_DRV)
        2. 7.3.8.2  フォルト・リセット (CLR_FLT)
        3. 7.3.8.3  DVDD ロジック電源パワーオン・リセット (DVDD_POR)
        4. 7.3.8.4  PVDD 電源低電圧監視 (PVDD_UV)
        5. 7.3.8.5  PVDD 電源過電圧監視 (PVDD_OV)
        6. 7.3.8.6  VCP チャージ・ポンプ低電圧誤動作防止 (VCP_UV)
        7. 7.3.8.7  MOSFET VDS 過電流保護 (VDS_OCP)
        8. 7.3.8.8  ゲート・ドライバ・フォルト (VGS_GDF)
        9. 7.3.8.9  過熱警告 (OTW)
        10. 7.3.8.10 サーマル・シャットダウン (OTSD)
        11. 7.3.8.11 オフライン短絡とオープン負荷検出 (OOL / OSC)
        12. 7.3.8.12 障害検出と応答の概略表
    4. 7.4 デバイスの機能モード
      1. 7.4.1 非アクティブまたはスリープ状態
      2. 7.4.2 スタンバイ状態
      3. 7.4.3 動作状態
    5. 7.5 プログラミング
      1. 7.5.1 SPI インターフェイス
      2. 7.5.2 SPI フォーマット
      3. 7.5.3 複数スレーブに対する SPI インターフェイス
        1. 7.5.3.1 デイジー・チェーン内の複数のスレーブ用 SPI インターフェイス
    6. 7.6 レジスタ・マップ
      1. 7.6.1 ステータス・レジスタ
      2. 7.6.2 制御レジスタ
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 ゲート・ドライバ構成
          1. 8.2.2.1.1 VCP 負荷計算の例
          2. 8.2.2.1.2 IDRIVE 計算例
        2. 8.2.2.2 電流シャント・アンプの構成
        3. 8.2.2.3 消費電力
      3. 8.2.3 アプリケーション曲線
  9. 9 電源に関する推奨事項
    1. 9.1 バルク容量
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
      2. 11.1.2 Receiving Notification of Documentation Updates
    2. 11.2 サポート・リソース
    3. 11.3 商標
    4. 11.4 Electrostatic Discharge Caution
    5. 11.5 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RHB|32
サーマルパッド・メカニカル・データ
発注情報

7.6.1 ステータス・レジスタ

表 7-9 に、ステータス・レジスタに対してメモリマップされたレジスタを示します。表 7-9 にないレジスタ・オフセット・アドレスはすべて予約済みと見なすべきであり、レジスタ内容は変更しないでください。

表 7-9 ステータス・レジスタ
アドレス略称レジスタ名セクション
0hIC_STAT_1IC ステータス・レジスタ 1表示
1hVGS_VDS_STATVGS/VDS ステータス・レジスタ表示
2hIC_STAT_2IC ステータス・レジスタ 2表示
3hRSVD_STAT予約済み表示

表の小さなセルに収まるように、複雑なビット・アクセス・タイプを記号で表記しています。表 7-10 に、このセクションでアクセス・タイプに使用しているコードを示します。

表 7-10 ステータス・アクセス・タイプ・コード
アクセス・タイプコード説明
読み出しタイプ
RR読み出し
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

7.6.1.1 IC_STAT_1 レジスタ (アドレス = 0h) [リセット = 80h]

IC_STAT_1 は 図 7-25 に示し、表 7-11 で説明します。

概略表に戻ります。

プライマリ IC フォルト・ビットを持つステータス・レジスタ

図 7-25 IC_STAT_1 レジスタ
76543210
SPI_OKPORFAULTWARNDS_GSUVOVOT
R-1bR-1bR-0bR-0bR-0bR-0bR-0bR-0b
表 7-11 IC_STAT_1 レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7SPI_OKR1bSPI 障害は検出されていません。

0b = 過去のフレーム内で 1 つまたは複数の SPI_CLK_FLT または SPI_ADR_FLT。

1b = SPI 障害は検出されていません

6PORR1bパワーオン・リセット状態を示します。

0b = パワーオン・リセット状態は検出されていません。

1b = パワーオン・リセット状態が検出されています。

5FAULTR0bフォルト・インジケータ。nFAULT ピンを反映。
4WARNR0b警告インジケータ。
3DS_GSR0bVDS と VGS インジケータの論理和。
2UVR0b低電圧インジケータ。
1OVR0b過電圧インジケータ。
0OTR0bOTW と OTSD インジケータの論理和。

7.6.1.2 VGS_VDS_STAT レジスタ (アドレス = 1h) [リセット = 0h]

VGS_VDS_STAT は 図 7-26 に示し、表 7-12 で説明します。

概略表に戻ります。

VGS と VDS フォルト・ビットを持つステータス・レジスタ

図 7-26 VGS _VDS_STAT レジスタ
76543210
VGS_H1VGS_L1RESERVEDRESERVEDVDS_H1VDS_L1RESERVEDRESERVED
R-0bR-0bR-0bR-0bR-0bR-0bR-0bR-0b
表 7-12 VGS_VDS_STAT レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7VGS_H1R0bハイサイド 1 MOSFET 上の VGS ゲート障害を示します。
6VGS_L1R0bローサイド 1 MOSFET 上の VGS ゲート障害を示します。
5RESERVEDR0b予約済み
4RESERVEDR0b予約済み
3VDS_H1R0bハイサイド 1 MOSFET 上の VDS 過電流障害を示します。
2VDS_L1R0bローサイド 1 MOSFET 上の VDS 過電流障害を示します。
1RESERVEDR0b予約済み
0RESERVEDR0b予約済み

7.6.1.3 IC_STAT_2 レジスタ (アドレス = 2h) [リセット = 10h]

IC_STAT_2 は 図 7-27 に示し、表 7-13 で説明します。

概略表に戻ります。

IC 低電圧、過電圧、SPI フォルト・ビットを持つステータス・レジスタ

図 7-27 IC_STAT_2 レジスタ
76543210
PVDD_UVPVDD_OVVCP_UVOTWOTSDRESERVEDSCLK_FLTADDR_FLT
R-0bR-0bR-0bR-0bR-0bR-0bR-0bR-0b
表 7-13 IC_STAT_2 レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7PVDD_UVR0bPVDD ピン上の低電圧障害を示します。
6PVDD_OVR0bPVDD ピン上の過電圧障害を示します。
5VCP_UVR0bVCP ピンの低電圧障害を示します。
4OTWR0b過熱警告を示します。
3OTSDR0b過熱シャットダウンを示します。
2RESERVEDR0b予約済み。
1SCLK_FLTR0bSPI クロック (フレーム) 障害を示します。
0ADDR_FLTR0bSPI アドレス障害を示します。

7.6.1.4 RSVD_STAT レジスタ (アドレス = 3h) [リセット = 0h]

RSVD_STAT は 図 7-28 に示し、表 7-14 で説明します。

概略表に戻ります。

予約済みステータス・レジスタ

図 7-28 RSVD_STAT レジスタ
76543210
RESERVED
R-0b
表 7-14 RSVD_STAT レジスタ・フィールドの説明
ビットフィールドタイプリセット説明
7-0RESERVEDR0b予約済み